參數(shù)資料
型號(hào): PCI7610LQFP
廠商: Texas Instruments, Inc.
英文描述: PC Card, UltraMedia, and Integrated 1394a-2000 OHCI Two-Port PHY/Link-Layer Controller
中文描述: PC卡,UltraMedia和集成1394 - 2000 OHCI的雙端口的PHY /鏈路層控制器
文件頁數(shù): 65/240頁
文件大?。?/td> 1298K
代理商: PCI7610LQFP
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323
Cardbus bridge power management
ACPI support
TPS2211A or
TPS2221
Power Switch
PCI7610
PME
16
PC Card
Socket A
4
Dedicated
Socket B
CLKRUN
68
PCI Bus
PRST
GRST
Core Logic/
Embedded
Controller
1394
Socket
TPS2020
The system connection to GRST is implementation-specific. GRST must be asserted on initial power up of the PCI7610 controller. PRST must
be asserted for subsequent warm resets.
Figure 314. System Diagram Implementing CardBus Device Class Power Management
3.9.1
1394 Power Management (Function 2)
The PCI7610 controller complies with
PCI Bus Power Management Interface Specification
. The controller supports
the D0 (uninitialized), D0 (active), D1, D2, and D3 power states as defined by the power-management definition in
the
1394 Open Host Controller Interface Specification
, Appendix A.4 and
PCI Bus Power Management Specification
.
PME is supported to provide notification of wake events. Per Section A.4.2, the 1394 OHCI sets PMCSR.PME_STS
in the D0 state due to unmasked interrupt events. In previous OHCI implementations, unmasked interrupt events
were interpreted as (IntEvent.n && IntMask.n && IntMask.masterIntEnable), where n represents a specific interrupt
event. Based on feedback from Microsoft this implementation may cause problems with the existing Windows
power-management arcitecture as a PME and an interrupt could be simultaneously signaled on a transition from the
D1 to D0 state where interrupts were enabled to generate wake events. If bit 10 (ignore_mstrIntEna_for_pme) in the
PCI miscellaneous configuration register (OHCI offset F0h, see Section 7.23) is set, then the PCI7610 controller
implements the preferred behavior as (IntEvent.n && IntMask.n). Otherwise, the PCI7610 controller implements the
preferred behavior as (IntEvent.n && IntMask.n && IntMask.masterIntEnable). In addition, when the
ignore_mstrIntEna_for_pme bit is set, it causes bit 26 of the OHCI vendor ID register (OHCI offset 40h, see
Section 8.15) to read 1, otherwise, bit 26 reads 0. An open drain buffer is used for PME. If PME is enabled in the power
management control/status register (PCI offset A4h, see Section 4.45), then insertion of a PC Card causes the
PCI7610 controller to assert PME which wakes the system from a low power state (D3, D2, or D1). The OS services
PME and takes the PCI7610 controller to the D0 state.
3.9.2
Integrated Low-Dropout Voltage Regulator (LDO-VR)
The PCI7610 controller requires 1.8-V core voltage. The core power can be supplied by the PCI7610 controller itself
using the internal
LDO-VR. The core power can alternatively be supplied by an external power supply through the
VR_PORT terminal. Table 316 lists the requirements for both the internal core power supply and the external core
power supply.
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