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參數(shù)資料
| 型號： | PM7366-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | TVS BI-DIR 30V 1500W DO-201 |
| 中文描述： | 8 CHANNEL(S), 64K bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封裝： | 27 X 27 MM, 1.45 MM HEIGHT, SBGA-256 |
| 文件頁數(shù)： | 263/286頁 |
| 文件大小： | 2243K |
| 代理商： | PM7366-BI |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁當(dāng)前第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁
RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
250
framing bit. The most significant bit of each time-slot is transmitted first (B1 in Figure 26). The
least significant bit of each time-slot is transmitted last (B8 in Figure 26). The TD[n] bit (B8 of
TS24) before the framing bit is the least significant bit of time-slot 24. In Figure 26, the quiescent
period is shown to be a low level on TCLK[n]. A high level, effected by extending the high phase
of bit B8 of time-slot TS24, is equally acceptable. In channelised T1 mode, TCLK[n] can only be
gapped during the framing bit. It must be active continuously at 1.544MHz during all time-slot bits.
Time-slots that are not provisioned to belong to any channel (PROV bit in the corresponding word
of the transmit channel provision RAM in the TCAS block set low) transmit the contents of the Idle
Fill Time-slot Data register.
Figure 26 – Channelised T1 Transmit Link Timing
TCLK[n]
TD[n]
B7 B8
B1
B2 B3 B4 B5 B6 B7 B8 B1 B2 B3
TS 24
TS 1
TS 2
F
The timing relationship of the transmit clock (TCLK[n]) and data (TD[n]) signals of a channelised
E1 link is shown in Figure 27. The transmit data stream is an E1 frame with a singe framing byte
(FAS/NFAS in Figure 27) followed by octet bound time-slots 1 to 31. TCLK[n] is held quiescent
during the framing byte. The most significant bit of each time-slot is transmitted first (B1 in Figure
27). The least significant bit of each time-slot is transmitted last (B8 in Figure 27). The TD[n] bit
(B8 of TS31) before the framing byte is the least significant bit of time-slot 31. In Figure 27, the
quiescent period is shown to be a low level on TCLK[n]. A high level, effected by extending the
high phase of bit B8 of time-slot 31, is equally acceptable. In channelised E1 mode, TCLK[n] can
only be gapped during the framing byte. It must be active continuously at 2.048 MHz during all
time-slot bits. Time-slots that are not provisioned to belong to any channel (PROV bit in the
corresponding word of the transmit channel provision RAM in the TCAS block set low) transmit
the contents of the Idle Time-slot Fill Data register.
Figure 27 – Channelised E1 Transmit Link Timing
TCLK[n]
TD[n]
B6 B7
B1
B2 B3
TS 31
FAS / NFAS
TS 1
B8
B4 B5 B6 B7 B8 B1 B2 B3 B4
TS 2
14.3 PCI Interface
A PCI burst read cycle is shown In Figure 28. The cycle is valid for target and initiator accesses.
The target is responsible for incrementing the address during the data burst. The 'T' symbol
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7366-PI | FRAME ENGINE AND DATA LINK MANAGER |
| PM7367-PI | DIODE 1N4002 RECTIFYING |
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| PM7375 | ATM SAR and PHY Processor for PCI Bus |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
| PM7367 | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7367-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM-737 | 制造商:Eclipse Tools 功能描述: |
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