- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄368232 > PSD813F4 Flash In System Programmable Mirocomputer Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲(chǔ)器，256K位EEPROM，16K位SRAM) PDF資料下載
參數(shù)資料
| 型號(hào)： | PSD813F4 |
| 英文描述： | Flash In System Programmable Mirocomputer Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲(chǔ)器，256K位EEPROM，16K位SRAM) |
| 中文描述： | Flash在系統(tǒng)可編程Mirocomputer外設(shè)（閃速，在系統(tǒng)可編程微控制器外圍器件，100萬(wàn)位閃速存儲(chǔ)器，256K位的EEPROM，16K的位的SRAM） |
| 文件頁(yè)數(shù)： | 79/130頁(yè) |
| 文件大?。?/td> | 650K |
| 代理商： | PSD813F4 |
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Preliminary
PSD813F Family
The
PSD813F
Functional
Blocks
(cont.)
9.5.3 Reset and Power On Requirement
Power On Reset
Upon power up the PSD813F requires a reset pulse of tNLNH-PO (minimum 1ms) after
V
CC
is steady. During this time period the device loads internal configurations, clears some
of the registers and sets the Flash or EEPROM into operating mode. After the rising edge of
reset, the PSD813F remains in the reset state for an additional tOPR (minimum 120 ns)
nanoseconds before the first memory access is allowed.
The PSD813F Flash or EEPROM memory is reset to the read array mode upon power up.
The FSi and CSBOOTi select signals along with the write strobe signal must be in the false
state during power-up reset for maximum security of the data contents and to remove the
possibility of a byte being written on the first edge of a write strobe signal. The PSD
automatically prevents write strobes from reaching the EEPROM memory array for about
5 ms (tEEHWL). Any Flash memory write cycle initiation is prevented automatically when
V
CC
is below VLKO.
Warm Reset
Once the device is up and running, the device can be reset with a much shorter pulse of
tNLNH (minimum 150 ns). The same tOPR time is needed before the device is operational
after warm reset. Figure 33 shows the timing of the power on and warm reset.
75
OPERATING LEVEL
POWER ON RESET
V
CC
RESET
tNLNH–PO
tOPR
tNLNH
tOPR
WARM
RESET
Figure 33. Power On and Warm Reset Timing
I/O Pin, Register and PLD Status at Reset
Table 33 shows the I/O pin, register and PLD status during power on reset, warm reset and
power down mode. PLD outputs are always valid during warm reset, and they are valid in
power on reset once the internal PSD configuration bits are loaded. This loading of PSD is
completed typically long before the V
CC
ramps up to operating level. Once the PLD is
active, the state of the outputs are determined by the PSDabel equations.
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