參數(shù)資料
型號(hào): SAH-C515A-4R
廠商: INFINEON TECHNOLOGIES AG
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP80
封裝: METRIC, PLASTIC, QFP-80
文件頁數(shù): 125/182頁
文件大?。?/td> 1917K
代理商: SAH-C515A-4R
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Semiconductor Group
5-5
1997-08-01
Reset / System Clock
C515A
5.3
Hardware Reset Timing
This section describes the timing of the hardware reset signal.
The input pin RESET is sampled once during each machine cycle. This happens in state 5 phase
2. Thus, the external reset signal is synchronized to the internal CPU timing. When the reset is
found active (low level) the internal reset procedure is started. It needs two complete machine
cycles to put the complete device to its correct reset state, i.e. all special function registers contain
their default values, the port latches contain 1's etc. Note that this reset procedure is also performed
if there is no clock available at the device. (This is done by the oscillator watchdog, which provides
an auxiliary clock for performing a perfect reset without clock at the XTAL1 and XTAL2 pins). The
RESET signal must be active for at least two machine cycles; after this time the C515A remains in
its reset state as long as the signal is active. When the signal goes inactive this transition is
recognized in the following state 5 phase 2 of the machine cycle. Then the processor starts its
address output (when configured for external ROM) in the following state 5 phase 1. One phase
later (state 5 phase 2) the first falling edge at pin ALE occurs.
Figure 5-8 shows this timing for a configuration with EA = 0 (external program memory). Thus,
between the release of the RESET signal and the first falling edge at ALE there is a time period of
at least one machine cycle but less than two machine cycles.
Figure 5-8
CPU Timing after Reset
MCT01879
S4
S5
S6
S1
S2
S3
S4
S5
S6
S1
S2
S3
S4
S5
S6
S1
S2
P1 P2
PCL
OUT
PCL
OUT
PCH
OUT
PCH
OUT
One Machine Cycle
RESET
P0
P2
ALE
IN
Inst.
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PDF描述
SAH-C515C-LM 8-BIT, 10 MHz, MICROCONTROLLER, PQFP80
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