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參數(shù)資料
| 型號： | TMP89FH42UG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 0.80 MM PITCH, LEAD FREE, PLASTIC, LQFP-44 |
| 文件頁數(shù)： | 272/317頁 |
| 文件大?。?/td> | 6434K |
| 代理商： | TMP89FH42UG |
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Internal factor reset detection status register
IRSTSR
(0x0FCC)
7
6
5
4
3
2
1
0
Bit Symbol
FCLR
FLSRF
TRMDS
TRMRF
LVD2RF
LVD1RF
SYSRF
WDTRF
Read/Write
W
R
After reset
0
FCLR
Flag initialization control
0 :
1 :
-
Clears the internal factor reset flag to "0".
FLSRF
Flash standby reset detection flag
0 :
1 :
-
Detects the flash standby reset.
TRMDS
Trimming data status
0 :
1 :
-
Detect state of abnormal trimming data
TRMRF
Trimming data reset detection flag
0 :
1 :
-
Detects the trimming data reset.
LVD2RF
Voltage detection reset 2 detection
flag
0 :
1 :
-
Detects the voltage detection 2 reset.
LVD1RF
Voltage detection reset 1 detection
flag
0 :
1 :
-
Detects the voltage detection 1 reset.
SYSRF
System clock reset detection flag
0 :
1 :
-
Detects the system clock reset.
WDTRF
Watchdog timer reset detection flag
0 :
1 :
-
Detects the watchdog timer reset.
Note 1: Internal reset factor flag (IRSTSR<FLSRF, TRMDS, TRMRF, LVD2RF, LVD1RF, SYSRF, WDTRF>) is initialized only by
a power-on reset, an external reset input or IRSTSR <FCLR>. It is not initialized by an internal factor reset.
Note 2: Care must be taken in system designing since the IRSTSR may not fulfill its functions due to disturbing noise and other
effects.
Note 3: If SYSCR4 is set to 0x71 after IRSTSR<FCLR> is set to "1", internal factor reset flag is cleared to "0" and IRSTSR<FCLR>
is automatically cleared to "0".
Note 4: After IRSTSR<FCLR> is modified, SYSCR4 should be written 0x71 (Enable code for IRSTSR<FCLR> in NORMAL mode
when fcgck is fc/4 (CGCR<FCGCKSEL>=00). Otherwise, IRSTSR<FCLR> may be enabled at unexpected timing.
Note 5: Bit 7 of IRSTSR is read as "0".
2.4.3
Functions
The power-on reset, external reset input and internal factor reset signals are input to the warm-up circuit of the
clock generator.
During reset, the warm-up counter circuit is reset, and the CPU and the peripheral circuits are reset.
After reset is released, the warm-up counter starts counting the high frequency clock (fc), and executes the
warm-up operation that follows reset release.
During the warm-up operation that follows reset release, the trimming data is loaded from the non-volatile
exclusive use memory for adjustment of the ladder resistor that generates the comparison voltage for the power-
on reset and the voltage detection circuits.
When the warm-up operation that follows reset release is finished, the CPU starts execution of the program
from the reset vector address stored in addresses 0xFFFE to 0xFFFF.
When a reset signal is input during the warm-up operation that follows reset release, the warm-up counter
circuit is reset.
The reset operation is common to the power-on reset, external reset input and internal factor resets, except for
the initialization of some special function registers and the initialization of the voltage detection circuits.
When a reset is applied, the peripheral circuits become the states as shown in Table 2-5.
TMP89FH42
2. CPU Core
2.4 Reset Control Circuit
Page 42
RA004
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMP91FW60FG | MICROCONTROLLER, PQFP100 |
| TMPG06-24A-4 | 400 W, UNIDIRECTIONAL, SILICON, TVS DIODE |
| TMPG06-8.2A-23 | 400 W, UNIDIRECTIONAL, SILICON, TVS DIODE |
| TMPZ5250LR | 20 V, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, TO-236AB |
| TMPZ5233R | 6 V, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, TO-236AA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| TMP89FH46 | 制造商:TOSHIBA 制造商全稱:Toshiba Semiconductor 功能描述:8 Bit Microcontroller |
| TMP89FH46DUG | 制造商:TOSHIBA 制造商全稱:Toshiba Semiconductor 功能描述:Microcomputers / Microcomputer Development Systems |
| TMP89FH46LDUG | 制造商:TOSHIBA 制造商全稱:Toshiba Semiconductor 功能描述:Microcomputers / Microcomputer Development Systems |
| TMP89FM40NG | 制造商:TOSHIBA 制造商全稱:Toshiba Semiconductor 功能描述:Microcomputers / Microcomputer Development Systems |
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