參數(shù)資料
型號(hào)： TMS320C6421_0711
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 12/223頁(yè)
文件大小： 1658K
代理商： TMS320C6421_0711
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2.2 C64x+ Megamodule
2.2.1
C64x+ Memory Architecture
TMS320C6421
Fixed-Point Digital Signal Processor
SPRS346C–JANUARY 2007–REVISED NOVEMBER 2007
The C64x+ Megamodule implements a two-level internal cache-based memory architecture with external
memory support. The Level 1 Program memory/cache (L1P) consists of 16 KB memory space that can be
configured as mapped memory or direct mapped cache. The Level 1 Data memory/cache (L1D) consists
of 48 KB memory space which can be configured as mapped memory or 2-way set associated cache. The
Level 2 memory/cache (L2) consists of a 64 KB memory space that is shared between program and data
space. L2 memory can be configured as mapped memory, cache, or a combination of both.
Table 2-2
shows a memory map of the C64x+ CPU cache register for the device.
Figure 2-1
, shows a diagram of the C64x+ Cache Memory Architecture.
Table 2-2. C64x+ Cache Registers
HEX ADDRESS RANGE
0x0184 0000
REGISTER ACRONYM
L2CFG
DESCRIPTION
L2 Cache configuration register
L1P Size Cache configuration register (see
Section 2.2.1.1
,
L1P
Configuration Register (L1PCFG) Description
)
L1P Freeze Mode Cache configuration register
L1D Size Cache configuration register (see
Section 2.2.1.2
,
L1D
Configuration Register (L1DCFG) Description
)
L1D Freeze Mode Cache configuration register
Reserved
L2 EDMA access control register
Reserved
L2 allocation register 0
L2 allocation register 1
L2 allocation register 2
L2 allocation register 3
Reserved
L2 writeback base address register
L2 writeback word count register
L2 writeback invalidate base address register
L2 writeback invalidate word count register
L2 invalidate base address register
L2 invalidate word count register
L1P invalidate base address register
L1P invalidate word count register
L1D writeback invalidate base address register
L1D writeback invalidate word count register
Reserved
L1D Block Writeback
L1D Block Writeback
L1D invalidate base address register
L1D invalidate word count register
Reserved
L2 writeback all register
L2 writeback invalidate all register
L2 Global Invalidate without writeback
0x0184 0020
L1PCFG
0x0184 0024
L1PCC
0x0184 0040
L1DCFG
0x0184 0044
L1DCC
-
0x0184 0048 - 0x0184 0FFC
0x0184 1000
0x0184 1004 - 0x0184 1FFC
0x0184 2000
0x0184 2004
0x0184 2008
0x0184 200C
0x0184 2010 - 0x0184 3FFF
0x0184 4000
0x0184 4004
0x0184 4010
0x0184 4014
0x0184 4018
0x0184 401C
0x0184 4020
0x0184 4024
0x0184 4030
0x0184 4034
0x0184 4038
0x0184 4040
0x0184 4044
0x0184 4048
0x0184 404C
0x0184 4050 - 0x0184 4FFF
0x0184 5000
0x0184 5004
0x0184 5008
EDMAWEIGHT
-
L2ALLOC0
L2ALLOC1
L2ALLOC2
L2ALLOC3
-
L2WBAR
L2WWC
L2WIBAR
L2WIWC
L2IBAR
L2IWC
L1PIBAR
L1PIWC
L1DWIBAR
L1DWIWC
-
L1DWBAR
L1DWWC
L1DIBAR
L1DIWC
-
L2WB
L2WBINV
L2INV
Device Overview
12
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PDF描述
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TMS320C6421ZDU6 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC Fixed-Point Dig Signal Processor RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
TMS320C6421ZDU7 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC Fixed-Pt Dig Signal Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
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