參數(shù)資料
型號： TMS320C6421_0711
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點數(shù)字信號處理器
文件頁數(shù)： 151/223頁
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代理商： TMS320C6421_0711
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www.ti.com
TMS320C6421
Fixed-Point Digital Signal Processor
SPRS346C–JANUARY 2007–REVISED NOVEMBER 2007
Table 6-15. PLLC1 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
15
300
300
MAX
30
600
520
UNIT
MHz
MHz
MHz
MXI/CLKIN
(1)
At 1.2-V CV
DD
At 1.05-V CV
DD
-6 devices at
1.2-V CV
DD
-6 devices at
1.05-V CV
DD
-5, -5Q, -5S
devices
-4, -4Q, -5S
devices
PLLOUT
600
MHz
400
MHz
SYSCLK1 (CLKDIV1 Domain)
500
MHz
400
MHz
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Table 6-16. PLLC2 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
15
300
300
MAX
30
900
666
266
UNIT
MHz
MHz
MHz
MHz
MXI/CLKIN
(1)
At 1.2-V CV
DD
At 1.05-V CV
DD
PLLOUT
PLL2_SYSCLK1 (to DDR2 PHY)
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Both PLL1 and PLL2 have stabilization, lock, and reset timing requirements that
must
be followed.
The PLL stabilization time is the amount of time that
must
be allotted for the internal PLL regulators to
become stable after the PLL is powered up (after PLLCTL.PLLPWRDN bit goes through a 1-to-0
transition). The PLL should
not
be operated until this stabilization time has expired. This stabilization step
must
be applied after these resets—a Power-on Reset, a Warm Reset, or a Max Reset, as the
PLLCTL.PLLPWRDN bit resets to a "1". For the PLL stabilization time value, see
Table 6-17
.
The PLL reset time is the amount of wait time needed for the PLL to properly reset (writing PLLRST = 0)
before bringing the PLL out of reset (writing PLLRST = 1). For the PLL reset time value, see
Table 6-17
.
The PLL lock time is the amount of time needed from when the PLL is taken out of reset (PLLRST = 1
with PLLEN = 0) to when to when the PLL controller can be switched to PLL mode (PLLEN = 1). For the
PLL lock time value, see
Table 6-17
.
Table 6-17. PLL1 and PLL2 Stabilization, Lock, and Reset Times
PLL STABILIZATION/LOCK/RESET
TIME
PLL Stabilization Time
PLL Lock Time
PLL Reset Time
MIN
TYP
MAX
UNIT
150
μ
s
ns
ns
2000C
(1)
128C
(1)
(1)
C = CLKIN cycle time in ns. For example, when MXI/CLKIN frequency is 25 MHz, use C = 40 ns.
For details on the PLL initialization software sequence, see the
TMS320C642x DSP Phase-Locked Loop
Controller (PLLC)
User's Guide (literature number
SPRUES0
).
For more information on the clock domains and their clock ratio restrictions, see
Section 6.3.4
,
C6421
Power and Clock Domains
.
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Peripheral Information and Electrical Specifications
151
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PDF描述
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TMS320C6421ZDU5 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC TMS6421 ZDU PKG 500 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
TMS320C6421ZDU6 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC Fixed-Point Dig Signal Processor RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
TMS320C6421ZDU7 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC Fixed-Pt Dig Signal Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
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