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參數(shù)資料
| 型號(hào)： | UPD30102 |
| 廠(chǎng)商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁(yè)數(shù)： | 10/701頁(yè) |
| 文件大小： | 2329K |
| 代理商： | UPD30102 |
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10
CHAPTER 3 CPU INSTRUCTION SET SUMMARY..........................................................................
81
3.1
3.2
CPU INSTRUCTION FORMATS ...........................................................................................
INSTRUCTION CLASSES......................................................................................................
3.2.1 Load and Store Instructions......................................................................................................
3.2.2 Computational Instructions.......................................................................................................
3.2.3 Jump and Branch Instructions..................................................................................................
3.2.4 Special Instructions ...................................................................................................................
3.2.5 System Control Coprocessor (CP0) Instructions....................................................................
81
82
82
86
92
96
97
CHAPTER 4 V
R
4102 PIPELINE ...........................................................................................................
99
4.1
PIPELINE STAGES................................................................................................................
4.1.1 Pipeline Activities....................................................................................................................... 100
BRANCH DELAY.................................................................................................................... 102
LOAD DELAY......................................................................................................................... 102
PIPELINE OPERATION.......................................................................................................... 102
INTERLOCK AND EXCEPTION HANDLING....................................................................... 109
4.5.1 Exception Conditions................................................................................................................. 112
4.5.2 Stall Conditions.......................................................................................................................... 113
4.5.3 Slip Conditions........................................................................................................................... 114
4.5.4 Bypassing ................................................................................................................................... 115
CODE COMPATIBILITY......................................................................................................... 115
99
4.2
4.3
4.4
4.5
4.6
CHAPTER 5 MEMORY MANAGEMENT SYSTEM............................................................................. 117
5.1
5.2
TRANSLATION LOOKASIDE BUFFER (TLB).................................................................... 117
VIRTUAL ADDRESS SPACE................................................................................................ 117
5.2.1 Virtual-to-Physical Address Translation .................................................................................. 118
5.2.2 32-bit Mode Address Translation.............................................................................................. 119
5.2.3 64-bit Mode Address Translation.............................................................................................. 120
5.2.4 Operating Modes........................................................................................................................ 121
5.2.5 User Mode Virtual Addressing .................................................................................................. 121
5.2.6 Supervisor-mode Virtual Addressing....................................................................................... 124
5.2.7 Kernel-mode Virtual Addressing............................................................................................... 127
PHYSICAL ADDRESS SPACE............................................................................................. 135
5.3.1 ROM Space.................................................................................................................................. 137
5.3.2 System Bus Space ..................................................................................................................... 138
5.3.3 Internal I/O Space....................................................................................................................... 139
5.3.4 LCD Space .................................................................................................................................. 140
5.3.5 DRAM Space............................................................................................................................... 140
SYSTEM CONTROL COPROCESSOR ................................................................................ 141
5.4.1 Format of a TLB Entry................................................................................................................ 142
CP0 REGISTERS.................................................................................................................... 146
5.5.1 Index Register (0) ....................................................................................................................... 146
5.5.2 Random Register (1) .................................................................................................................. 146
5.5.3 EntryHi (10), EntryLo0 (2), EntryLo1 (3), and PageMask (5) Registers.................................. 147
5.5.4 Wired Register (6)....................................................................................................................... 148
5.3
5.4
5.5
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