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參數(shù)資料
| 型號： | UPD30102 |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 451/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102 |
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CHAPTER 22 DSIU (DEBUG SERIAL INTERFACE UNIT)
451
22.3.3 Reception
Once reception enable has been set, sampling of the DDIN pin begins and, when a start bit is detected, data
reception begins. A receive complete interrupt (Dsiu_Intst0) occurs each time reception of one frame of data is
completed. Normally, this interrupt service is used to transfer receive data from a receive buffer (RXB0REG or
RXB0LREG) to memory.
Reception enable status
Setting the ASIM00REG’s bit[6] sets enable status for the receive operation, and a zero is output to DRTS#.
RXE0 = 1: Reception enable status
RXE0 = 0: Reception prohibit status
DRTS# = 0
DRTS# = 1
The reception hardware is initialized and enters idle mode when reception prohibit status has been set. Once
that happens, receive complete interrupts and receive error interrupts are not issued and the contents of the
receive buffer are retained.
Activation of receive operation
The receive operation is activated when a start bit is detected.
The DDIN pin is sampled at the interval set by the serial clock specified via the ASIM00REG. Once a signal’s
falling edge is detected at the DDIN pin, the DDIN pin is again sampled after an interval of eight serial clocks.
This time, when a low-level state is detected it is recognized as a start bit and control is passed to the receive
operation, after which the DDIN pin continues to be sampled using an interval of 16 serial clocks.
After eight serial clocks have elapsed since a signal’s falling edge was detected at the DDIN pin, when
sampling recognizes a high-level state it does not recognize the signal’s falling edge as a start bit. Instead,
the serial clock counter used for the sampling timing is initialized and the receive operation is halted until the
next edge input.
Receive complete interrupt request
When RXE0 = 1 and one frame of data has been received, the receive data in the shift register is transferred
to RXB0REG and a receive complete interrupt request (Dsiu_Intsr0) is issued. Even when an error has
occurred, the receive data for which the error occurred is still transferred to a receive buffer (RXB0REG or
RXB0LREG) and two interrupts; a receive complete interrupt (Dsiu_Intsr0) and a receive error interrupt
(Dsiu_Intser0), occur at the same time.
If the RXE0 bit is reset (to “0”) during a receive operation, the receive operation is halted immediately. At that
point, the contents of the receive buffer (RXB0REG or RXB0LREG) and ASIS0REG are not changed and
neither the receive complete interrupt (Dsiu_Intsr0) nor the receive error interrupt (Dsiu_Intser0) occur.
Figure 22-3. Receive Complete Interrupt Timing
Dsiu_Intsr0
D0
Parity
D7
D6
D5
D4
D3
D2
D1
Start
Stop
DDIN
相關PDF資料 |
PDF描述 |
|---|---|
| UPD30102GM-54-8EV | 64/32-bit Microprocessor |
| UPD30102GM-66-8EV | 64/32-bit Microprocessor |
| UPD30102S1-54-3C | 64/32-bit Microprocessor |
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102GM-54-8EV | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102GM-66-8EV | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-54-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
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