參數(shù)資料
型號： UPD703213
廠商： NEC Corp.
英文描述： 32-Bit Single-Chip Microcontrollers
中文描述： 32位單芯片微控制器
文件頁數(shù)： 531/757頁
文件大小： 4410K
代理商： UPD703213
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CHAPTER 17 CLOCKED SERIAL INTERFACE A (CSIA) WITH AUTOMATIC TRANSMIT/RECEIVE FUNCTION
User
’
s Manual U15862EJ3V0UD
531
In 6-byte transmission/reception (ATMn bit = 0, RXEn bit = 1, TXEn bit = 1 in the CSIMAn register) in
automatic transmission/reception mode, internal buffer RAM operates as follows.
(i)
Before transmission/reception (see Figure 17-7 (a).)
When the ATSTAn bit of serial trigger register n (CSITn) is set to 1, transmit data 1 (T1) is
transferred from the internal buffer RAM to SIOAn. When transmission of the first byte is completed,
receive data 1 (R1) is transferred from SIOAn to the buffer RAM, and automatic data transfer
address count register n (ADTCn) is incremented. Then transmit data 2 (T2) is transferred from the
internal buffer RAM to SIOAn.
(ii) 4th byte transmission/reception point (see Figure 17-7 (b).)
Transmission/reception of the third byte is completed, and transmit data 4 (T4) is transferred from the
internal buffer RAM to the SIOAn register. When transmission of the fourth byte is completed, the
receive data 4 (R4) is transferred from the SIOAn register to the internal buffer RAM, and the ADTCn
register is incremented.
(iii) Completion of transmission/reception (see Figure 17-7 (c).)
When transmission of the sixth byte is completed, receive data 6 (R6) is transferred from SIOAn
register to the internal buffer RAM, and the interrupt request flag (CSIAFn) is set (INTCSIAn
generation).
Figure 17-7. Internal Buffer RAM Operation in 6-Byte Transmission/Reception
(in Automatic Transmission/Reception Mode) (1/2)
(a) Before transmission/reception
Transmit data 6 (T6)
Transmit data 5 (T5)
Transmit data 4 (T4)
Transmit data 3 (T3)
Transmit data 2 (T2)
Transmit data 1 (T1)
FA1FH
FA05H
FA00H
Receive data 1 (R1)
SIOAn
0
CSIAFn
0
ADTCn
+1
5
ADTPn
Remark
n = 0 (V850ES/KF1)
n = 0, 1 (V850ES/KG1, V850ES/KJ1)
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PDF描述
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