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參數(shù)資料
| 型號： | UPD75517 |
| 廠商： | NEC Corp. |
| 英文描述： | 4 BIT SINGLE-CHIP MICROCOMPUTER |
| 中文描述： | 4位單片機 |
| 文件頁數(shù)： | 52/180頁 |
| 文件大?。?/td> | 1596K |
| 代理商： | UPD75517 |
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52
μ
PD75517(A)
(2) Functions of the clock generator
The clock generator generates the clock signals listed below, and controls the standby mode and other
CPU operation modes.
Main system clock f
X
Subsystem clock f
XT
CPU clock
Φ
Clocks for peripheral hardware
The operation of the clock generator is determined by the processor clock control register (PCC) and
system clock control register (SCC). The clock generator functions and operates as described below.
(a) The generation of a RESET signal selects the lowest-speed mode
Note 1
for the main system clock.
(PCC = 0, SCC = 0)
(b) When the main system clock is selected, the PCC can be set to select one of four CPU clocks
Note 2
.
(c) When the main system clock is selected, the two standby modes, STOP mode and HALT mode, are
available.
(d) The SCC can be set to select the subsystem clock for very low-speed, low-current operation (122
μ
s:
at 32.768 kHz). In this case, the PCC set value does not affect the CPU clock signal.
(e) When the subsystem clock is selected, main system clock generation can be stopped with the SCC.
In addition, the HALT mode can be used, but the STOP mode cannot be used. (Subsystem clock
generation cannot be stopped.)
(f)
Clocks for peripheral hardware are produced by dividing the main system clock signal. Only to the
watch timer, the subsystem clock can be directly supplied so that the watch and buzzer output
functions can operate continuously even in a standby mode.
(g) When the subsystem clock is selected, the watch timer can operate normally, but other hardware
cannot be used because they operate with the main system clock.
Notes 1.
10.7
μ
s (at 6.0 MHz) or 15.3
μ
s (at 4.19 MHz)
2.
0.67
μ
s, 1.33
μ
s, 2.67
μ
s, 10.7
μ
s (at 6.0 MHz), or 0.95
μ
s, 1.91
μ
s, 3.82
μ
s, 15.3
μ
s (at 4.19 MHz)
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PDF描述 |
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