- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄361795 > W83C554F W83C554F Highly Integrated System I/O Controller for Power PC TM (South Bridge) & UltraDMA/33 IDE Controller QFP 208 PDF資料下載
參數(shù)資料
| 型號： | W83C554F |
| 英文描述： | W83C554F Highly Integrated System I/O Controller for Power PC TM (South Bridge) & UltraDMA/33 IDE Controller QFP 208 |
| 中文描述： | W83C554F高度集成的系統(tǒng)的I / O控制器的Power PC商標(biāo)（南橋） |
| 文件頁數(shù)： | 17/159頁 |
| 文件大?。?/td> | 3991K |
| 代理商： | W83C554F |
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W83C553F
Pin Descriptions
WINBOND SYSTEMS LABORATORY
14
Table 2-2. PCI Bus Signals
Pin Name
PCICLK
Pin #
Input/
Output
Description
Clock. Provides timing for all transactions on the PCI bus. Also
divides down to generate BCLK.
Address Bit 20 Mask or PCI Reset. This multi-function pin
functions as Address Bit 20 Mask when the W83C553F is in x86
mode, as determined by pin 8 strapping after power-up. It functions
as PCI Reset when the W83C553F is in PowerPC mode. It is driven
for one millisecond duration after one of the following conditions:
- PWRGD active edge
- Hot Reset is set (port 92, bit 0)
- Reset Drive is set (Clock Divisor Register bit 3)
PCI Reset is equivalent to ISA Reset logically inverted.
Address or Data. These bits are multiplexed on the same PCI pins.
A valid 32-bit address is available during the address phase with
FRAME# asserted. All subsequent cycles are the data phases.
23
Input
A20M# /
PCIRST#
22
Output
AD[31:0]
29-31,33-37,41-
44, 46,47, 49,
50, 62-67,
69,71,73 -
79,81
39, 51, 61,
72
Input/
Output
C/BE[3:0]#
Input/
Output
Bus Command and Byte Enables. These bits are multiplexed on the
same PCI pins. During the address phase of a transaction,
C/BE[3:0]# define the bus command. During the data phase,
C/BE[3:0]# are used for byte enables.
Parity. Even parity across AD[31:0] and C/BE[3:0]#. PAR is valid
one clock after the address phase. For data phases, PAR is valid one
clock after either IRDY# is asserted on the write transaction, or
TRDY# is asserted on a read transaction. PAR remains valid until
one clock after the completion of the current phase. PAR is driven
only for read data phases, and checked during write data phases.
PAR
60
Input/
Output
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| W83L519D | Peripheral Miscellaneous |
| W86C451 | UART |
| W86C452 | UART |
| W86F3448D | LC86F3548A |
| W86F3448M | LC86F3548A |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| W83C554FY | 制造商:Nuvoton Technology Corp 功能描述:I/O Controller Phase Controller 制造商:Nuvoton Technology 功能描述:I/O Controller Phase Controller |
| W83E14 | 制造商:OMRON INDUSTRIAL AUTOMATION 功能描述:SYSMAC-C20 MANUAL DX CODE ZA |
| W83L177R | 制造商:WINBOND 制造商全稱:Winbond 功能描述:100MHZ 2-DIMM SDRAM BUFFER FOR NOTEBOOK |
| W83L197R-16 | 制造商:WINBOND 制造商全稱:Winbond 功能描述:2-CHIP 100MHZ CLOCK FOR BX NOTEBOOK |
| W83L351 | 制造商:WINBOND 制造商全稱:Winbond 功能描述:ExpressCard⑩ Power Interface Switch |
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