參數(shù)資料
型號： XA-C3
廠商： NXP Semiconductors N.V.
英文描述： XA 16-bit microcontroller family 32K/1024 OTP CAN transport layer controller 1 UART, 1 SPI Port, CAN 2.0B, 32 CAN ID Filters, transport layer co-proce
中文描述： 的XA 16位微控制器系列32K/1024檢察官可以傳輸層控制器1的UART，1個SPI端口，CAN 2.0B總線，32可以讀取器，傳輸層合作proce
文件頁數(shù)： 6/68頁
文件大小： 368K
代理商： XA-C3
Philips Semiconductors
Preliminary specification
XA-C3
XA 16-bit microcontroller family
32K/1024 OTP CAN transport layer controller
1 UART, 1 SPI Port, CAN 2.0B, 32 CAN ID filters, transport layer co-processor
2000 Jan 25
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LIST OF FIGURES
Figure 1. 44-pin PLCC package
Figure 2. 44-pin PLCC package
Figure 3. Logic Symbol
Figure 4. XA-C3 Simplified Block Diagram
Figure 5. System Configuration Register (SCR)
Figure 6. Timer/Counter Mode Control (TMOD) Register
Figure 7. Timer/Counter Control (TCON) Register
Figure 8. Timer/Counter 2 Control (T2CON) Register
Figure 9. Timer 0 and 1 Extended Status (TSTAT)
Figure 10. Timer 2 Mode Control (T2MOD)
Figure 11. Timer 2 in Capture Mode
Figure 12. Timer 2 in Auto-Reload Mode (DCEN = 0)
Figure 13. Timer 2 Auto Reload Mode (DCEN = 1)
Figure 14. Watchdog Timer in XA-C3
Figure 15. Serial Port Extended Status (S0STAT) Register
Figure 16. Serial Port Control (S0CON) Register
Figure 17. UART Framing Error Detection
Figure 18. UART Multiprocessor Communication, Automatic Address Recognition
Figure 19. Recommended Reset Circuit
Figure 20. EA/ Timing Diagram
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Figure 21. External PROGRAM Memory Read Cycle (ALE Cycle)
Figure 22. External PROGRAM Memory Read Cycle (Non-ALE Cycle)
Figure 23. External DATA Memory Read Cycle (ALE Cycle)
Figure 24. External DATA Memory Write Cycle
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Figure 25. WAIT Signal Timing
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Figure 26. External Clock Drive
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Figure 27. AC Testing Input/Output
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Figure 28. Float Waveform
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Figure 29. IDD Test Condition, Active Mode
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Figure 30. IDD Test Condition, Idle Mode
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Figure 31. IDD vs. Frequency at VDD = 5.0V
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Figure 32. Clock Signal Waveform for IDD Tests in Active and Idle Modes
Figure 33. IDD Test Condition, Power-Down Mode
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Figure 34. Interleaved CAN Data Frames
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Figure 35. CAN Frame Formats
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Figure 36. MMRs and XRAM mapped into Segment 00h.
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Figure 37. External Code Memory starts at 008000h.
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Figure 38. Memory Image for Non–Fragmented Messages
Figure 39. Retrieving the Screener ID for an Extended CAN Frame
Figure 40. Memory Image for Fragmented CTL Messages (FRAG = 1 and Prtcl1 Prtcl0 p 00)
Figure 41. Memory Image for CAN Frame Buffering (FRAG = 1 and Prtcl1 Prtcl0 = 00)
Figure 42. Format for Storing the Tx Frame Info in MnMSKH
Figure 43. Formation of the MMR Base Address
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Figure 44. Detail of MMR space showing block of Message Object Registers
Figure 45. Formation of the XRAM base address, with object n message buffer mapped to off–chip data memory.
Figure 46. Object n Message Buffer mapped into the on–chip XRAM.
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