參數(shù)資料
型號(hào)： XC3S500E-4PQG208I
廠商： Xilinx Inc
文件頁數(shù)： 187/227頁
文件大小： 0K
描述： IC FPGA SPARTAN-3E 500K 208-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 158
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
其它名稱： 122-1718
XC3S500E-4PQG208I-ND
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
62
The outputs of the top or bottom BUFGMUX elements
connect to two vertical spines, each comprising four vertical
clock lines as shown in Figure 45. At the center of the die,
these clock signals connect to the eight-line horizontal clock
spine.
Outputs of the left and right BUFGMUX elements are routed
onto the left or right horizontal spines, each comprising
eight horizontal clock lines.
Each of the eight clock signals in a clock quadrant derives
either from a global clock signal or a half clock signal. In
other words, there are up to 24 total potential clock inputs to
the FPGA, eight of which can connect to clocked elements
in a single clock quadrant. Figure 47 shows how the clock
lines in each quadrant are selected from associated
BUFGMUX sources. For example, if quadrant clock ‘A’ in
the bottom left (BL) quadrant originates from
BUFGMUX_X2Y1, then the clock signal from
BUFGMUX_X0Y2 is unavailable in the bottom left quadrant.
However, the top left (TL) quadrant clock ‘A’ can still solely
use the output from either BUFGMUX_X2Y1 or
BUFGMUX_X0Y2 as the source.
To minimize the dynamic power dissipation of the clock
network, the Xilinx development software automatically
disables all clock segments not in use.
X-Ref Target - Figure 47
Figure 47: Clock Sources for the Eight Clock Lines within a Clock Quadrant
D
X1Y0 (Global)
X0Y5 (Left Half)
D
X1Y0 (Global)
X3Y5 (Right Half)
C
X1Y1 (Global)
X0Y4 (Left Half)
C
X1Y1 (Global)
X3Y4 (Right Half)
B
X2Y0 (Global)
X0Y3 (Left Half)
B
X2Y0 (Global)
X3Y3 (Right Half)
X2Y1 (Global)
A
X0Y2 (Left Half)
X2Y1 (Global)
A
X3Y2 (Right Half)
BUFGMUX Output
Clock Line
E
X2Y11 (Global)
X0Y6 (Left Half)
E
X2Y11 (Global)
X3Y6 (Right Half)
F
X2Y10 (Global)
X0Y7 (Left Half)
F
X2Y10 (Global)
X3Y7 (Right Half)
G
X1Y11 (Global)
X0Y8 (Left Half)
G
X1Y11 (Global)
X3Y8 (Right Half)
H
X1Y10 (Global)
X0Y9 (Left Half)
H
X1Y10 (Global)
X3Y9 (Right Half)
BUFGMUX Output
DS312-2_17_103105
a. Left (TL and BL Quadrants) Half of Die
b. Right (TR and BR Quadrants) Half of Die
Clock Line
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PDF描述
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MC7812AECTBU IC REG LDO 12V 1A TO-220
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