參數(shù)資料
型號(hào)： XC3S500E-4PQG208I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 52/227頁(yè)
文件大小： 0K
描述： IC FPGA SPARTAN-3E 500K 208-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 158
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
其它名稱： 122-1718
XC3S500E-4PQG208I-ND
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
145
Configuration and JTAG Timing
General Configuration Power-On/Reconfigure Timing
X-Ref Target - Figure 73
Figure 73: Waveforms for Power-On and the Beginning of Configuration
Table 111: Power-On Timing and the Beginning of Configuration
Symbol
Description
Device
All Speed Grades
Units
Min
Max
TPOR(2)
The time from the application of VCCINT, VCCAUX, and VCCO
Bank 2 supply voltage ramps (whichever occurs last) to the
rising transition of the INIT_B pin
XC3S100E
-
5
ms
XC3S250E
-
5
ms
XC3S500E
-
5
ms
XC3S1200E
-
5
ms
XC3S1600E
-
7
ms
TPROG
The width of the low-going pulse on the PROG_B pin
All
0.5
-
μs
TPL(2)
The time from the rising edge of the PROG_B pin to the
rising transition on the INIT_B pin
XC3S100E
-0.5
ms
XC3S250E
-0.5
ms
XC3S500E
-1
ms
XC3S1200E
-2
ms
XC3S1600E
-2
ms
TINIT
Minimum Low pulse width on INIT_B output
All
250
-ns
TICCK(3)
The time from the rising edge of the INIT_B pin to the
generation of the configuration clock signal at the CCLK
output pin
All
0.5
4.0
μs
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 77. This means power must be applied to all VCCINT, VCCO,
and VCCAUX lines.
2.
Power-on reset and the clearing of configuration memory occurs during this period.
3.
This specification applies only to the Master Serial, SPI, BPI-Up, and BPI-Down modes.
VCCINT
(Supply)
VCCAUX
VCCO Bank 2
PROG_B
(Output)
(Open-Drain)
(Input)
INIT_B
CCLK
DS312-3_01_103105
1.2V
2.5V
T
ICCK
T
PROG
T
PL
T
POR
1.0V
2.0V
Notes:
1.
The VCCINT, VCCAUX, and VCCO supplies may be applied in any order.
2.
The Low-going pulse on PROG_B is optional after power-on but necessary for reconfiguration without a power cycle.
3.
The rising edge of INIT_B samples the voltage levels applied to the mode pins (M0 - M2).
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XC3S500E-4VQG100I 功能描述:IC FPGA SPARTAN-3E 500K 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
XC3S500E-5CP132C 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 657MHZ 90NM 1.2V 132C - Trays
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