參數(shù)資料
型號： XC3S500E-4PQG208I
廠商： Xilinx Inc
文件頁數(shù)： 200/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 500K 208-PQFP
標準包裝： 24
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 158
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 208-BFQFP
供應商設(shè)備封裝： 208-PQFP（28x28）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
其它名稱： 122-1718
XC3S500E-4PQG208I-ND
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
74
Daisy-Chaining
If the application requires multiple FPGAs with different
configurations, then configure the FPGAs using a daisy
chain, as shown in Figure 52. Use Master Serial mode
(M[2:0] = <0:0:0>) for the FPGA connected to the Platform
Flash PROM and Slave Serial mode (M[2:0] = <1:1:1>) for
all other FPGAs in the daisy-chain. After the master
FPGA—the FPGA on the left in the diagram—finishes
loading its configuration data from the Platform Flash, the
master device supplies data using its DOUT output pin to
the next device in the daisy-chain, on the falling CCLK edge.
JTAG Interface
Both the Spartan-3E FPGA and the Platform Flash PROM
have a four-wire IEEE 1149.1/1532 JTAG port. Both devices
share the TCK clock input and the TMS mode select input.
The devices may connect in either order on the JTAG chain
with the TDO output of one device feeding the TDI input of
the following device in the chain. The TDO output of the last
device in the JTAG chain drives the JTAG connector.
The JTAG interface on Spartan-3E FPGAs is powered by
the 2.5V VCCAUX supply. Consequently, the PROM’s VCCJ
supply input must also be 2.5V. To create a 3.3V JTAG
interface, please refer to application note XAPP453: The
3.3V Configuration of Spartan-3 FPGAs for additional
information.
In-System Programming Support
Both the FPGA and the Platform Flash PROM are in-system
programmable via the JTAG chain. Download support is
provided by the Xilinx iMPACT programming software and
the associated Xilinx Parallel Cable IV or Platform Cable
USB programming cables.
Storing Additional User Data in Platform Flash
After configuration, the FPGA application can continue to
use the Master Serial interface pins to communicate with
the Platform Flash PROM. If desired, use a larger Platform
Flash PROM to hold additional non-volatile application data,
such as MicroBlaze processor code, or other user data such
as serial numbers and Ethernet MAC IDs. The FPGA first
configures from Platform Flash PROM. Then using FPGA
logic after configuration, the FPGA copies MicroBlaze code
from Platform Flash into external DDR SDRAM for code
execution.
See XAPP694: Reading User Data from Configuration
PROMs and XAPP482: MicroBlaze Platform Flash/PROM
Boot Loader and User Data Storage for specific details on
how to implement such an interface.
X-Ref Target - Figure 52
Figure 52: Daisy-Chaining from Master Serial Mode
+2.5V
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
+2.5V
INIT_B
VCCO_2
CCLK
DIN
PROG_B
DONE
GND
+1.2V
D0
CF
VCCINT
CLK
HSWAP
VCCO_0
P
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
DIN
DOUT
VCCO_2
INIT_B
PROG_B
DONE
GND
+1.2V
M2
M1
‘1’
M0
HSWAP
VCCO_0
P
+2.5V
‘1’
VCCO_0
Slave
Serial
Mode
Spartan-3E
FPGA
Spartan-3E
FPGA
+2.5V
JTAG
CCLK
INIT_B
DONE
PROG_B
TCK
TMS
PROG_B
Recommend
open-drain
driver
VCCO_0
TDI
TMS
TCK
TDO
XCFxxS = +3.3V
XCFxxP = +1.8V
CE
M2
M1
‘0’
M0
Serial Master
Mode
‘0’
DOUT
CCLK
OE/RESET
V
GND
TDI
TMS
TCK
TDO
VCCJ
+2.5V
VCCO
V
CEO
Platform Flash
XCFxx
4.
7k
Ω
4.
7k
Ω
33
0Ω
V
DS312-2_45_082009
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