參數(shù)資料
型號(hào)： XC3S500E-4PQG208I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 48/227頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 500K 208-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 158
門(mén)數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
其它名稱： 122-1718
XC3S500E-4PQG208I-ND
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
141
Table 105: Switching Characteristics for the DLL
Symbol
Description
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_CLK0
Frequency for the CLK0 and
CLK180 outputs
Stepping 0
XC3S100E
XC3S250E
XC3S500E
XC3S1600E
N/A
5
90
MHz
XC3S1200E
200
MHz
Stepping 1
All
5
275
240
MHz
CLKOUT_FREQ_CLK90
Frequency for the CLK90 and
CLK270 outputs
Stepping 0
XC3S100E
XC3S250E
XC3S500E
XC3S1600E
N/A
5
90
MHz
XC3S1200E
167
MHz
Stepping 1
All
5
200
MHz
CLKOUT_FREQ_2X
Frequency for the CLK2X and
CLK2X180 outputs
Stepping 0
XC3S100E
XC3S250E
XC3S500E
XC3S1600E
N/A
10
180
MHz
XC3S1200E
311
MHz
Stepping 1
All
10
333
311
MHz
CLKOUT_FREQ_DV
Frequency for the CLKDV
output
Stepping 0
XC3S100E
XC3S250E
XC3S500E
XC3S1600E
N/A
0.3125
60
MHz
XC3S1200E
133
MHz
Stepping 1
All
0.3125
183
160
MHz
Output Clock Jitter(2,3,4)
CLKOUT_PER_JITT_0
Period jitter at the CLK0 output
All
-
±100
-
±100
ps
CLKOUT_PER_JITT_90
Period jitter at the CLK90 output
-
±150
-
±150
ps
CLKOUT_PER_JITT_180
Period jitter at the CLK180 output
-
±150
-
±150
ps
CLKOUT_PER_JITT_270
Period jitter at the CLK270 output
-
±150
-
±150
ps
CLKOUT_PER_JITT_2X
Period jitter at the CLK2X and CLK2X180 outputs
-±[1% of
CLKIN
period
+ 150]
-±[1% of
CLKIN
period
+ 150]
ps
CLKOUT_PER_JITT_DV1
Period jitter at the CLKDV output when
performing integer division
-
±150
-
±150
ps
CLKOUT_PER_JITT_DV2
Period jitter at the CLKDV output when
performing non-integer division
-±[1% of
CLKIN
period
+ 200]
-±[1% of
CLKIN
period
+ 200]
ps
Duty Cycle(4)
CLKOUT_DUTY_CYCLE_DLL Duty cycle variation for the CLK0, CLK90,
CLK180, CLK270, CLK2X, CLK2X180, and
CLKDV outputs, including the BUFGMUX and
clock tree duty-cycle distortion
All
-±[1% of
CLKIN
period
+ 400]
-±[1% of
CLKIN
period
+ 400]
ps
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PDF描述
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參數(shù)描述
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