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參數(shù)資料
| 型號： | XCV600E-6FG900C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 227/233頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 900-FBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 3456 |
| 邏輯元件/單元數(shù)： | 15552 |
| RAM 位總計： | 294912 |
| 輸入/輸出數(shù)： | 512 |
| 門數(shù)： | 985882 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 900-BBGA |
| 供應(yīng)商設(shè)備封裝： | 900-FBGA |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
7
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
PQ240 Plastic Quad Flat-Pack Packages
XCV50E, XCV100E, XCV200E, XCV300E and XCV400E
devices in PQ240 Plastic Flat-pack packages have footprint
compatibility. Pins labeled I0_VREF can be used as either
in all parts unless device-dependent as indicated in the foot-
notes. If the pin is not used as VREF, it can be used as gen-
Differential Pair information.
18
5
N8
M6
NA
IO_LVDS_DLL
19
5
K6
N5
√
-
20
5
K5
N4
√
VREF
21
5
N3
M3
√
-
22
6
K3
L1
√
-
23
6
J2
J3
1
VREF
24
6
H3
H4
√
-
25
6
H1
H2
1
VREF
26
7
F2
G1
NA
-
27
7
E1
F4
1
VREF
28
7
E3
E2
√
-
29
7
D2
D1
1
VREF
Note 1: AO in the XCV50E
Table 6: PQ240 — XCV50E, XCV100E, XCV200E,
XCV300E, XCV400E
Pin #
Pin Description
Bank
P238
IO
0
P237
IO_L0N_Y
0
P2362
IO_VREF_L0P_Y
0
P235
IO_L1N_YY
0
P234
IO_L1P_YY
0
P231
IO_VREF
0
P230
IO
0
P2291
IO_VREF_L2N_YY
0
P228
IO_L2P_YY
0
P224
IO_L3N_YY
0
P223
IO_L3P_YY
0
Table 5: CS144 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
P222
IO
0
P221
IO_L4N_Y
0
P220
IO_L4P_Y
0
P218
IO_VREF_L5N_Y
0
P217
IO_L5P_Y
0
P2163
IO_VREF
0
P215
IO_LVDS_DLL_L6N
0
P213
GCK3
0
P210
GCK2
1
P209
IO_LVDS_DLL_L6P
1
P2083
IO_VREF
1
P206
IO_L7N_Y
1
P205
IO_VREF_L7P_Y
1
P203
IO_L8N_Y
1
P202
IO_L8P_Y
1
P201
IO
1
P200
IO_L9N_YY
1
P199
IO_L9P_YY
1
P195
IO_L10N_YY
1
P1941
IO_VREF_L10P_YY
1
P193
IO
1
P192
IO_L11N_YY
1
P191
IO_VREF_L11P_YY
1
P189
IO_L12N_YY
1
P188
IO_L12P_YY
1
P1872
IO_VREF_L13N_Y
1
P186
IO_L13P_Y
1
P185
IO_WRITE_L14N_YY
1
P184
IO_CS_L14P_YY
1
P178
IO_DOUT_BUSY_L15P_YY
2
P177
IO_DIN_D0_L15N_YY
2
P1752
IO_VREF
2
P174
IO_L16P_Y
2
Table 6: PQ240 — XCV50E, XCV100E, XCV200E,
XCV300E, XCV400E
Pin #
Pin Description
Bank
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC5VLX50-3FFG324C | IC FPGA VIRTEX-5 50K 324FBGA |
| XC5VLX50-3FF324C | IC FPGA VIRTEX-5 50K 324FBGA |
| HMC60DRTI-S13 | CONN EDGECARD 120PS .100 EXTEND |
| HMC60DREI-S13 | CONN EDGECARD 120PS .100 EXTEND |
| ACC55DRSN-S273 | CONN EDGECARD 110PS DIP .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV600E-6FG900I | 功能描述:IC FPGA 1.8V I-TEMP 900-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV600E-6HQ240C | 功能描述:IC FPGA 1.8V C-TEMP 240-HQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 標準包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計:16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XCV600E-6HQ240C0773 | 制造商:Xilinx 功能描述: |
| XCV600E-6HQ240I | 功能描述:IC FPGA 1.8V I-TEMP 240-HQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 標準包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計:16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XCV600E-7BG240C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
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