參數(shù)資料
型號： XRT72L52IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 12/480頁
文件大?。?/td> 2918K
代理商： XRT72L52IQ
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XRT72L52
REV. 1.0.1
xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
X
be updated on the rising edge of TxLineClk.................................................................................................. 288
Figure 114. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
be updated on the falling edge of TxLineClk ................................................................................................. 288
5.2.6 Transmit Section Interrupt Processing ................................................................................................. 288
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04)........................................................................289
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................289
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................290
5.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L52 (E3 M
ODE
O
PERATION
) .................................................................. 290
Figure 115. The XRT72L52 Receive Section configured to operate in the E3 Mode ................................................... 291
5.3.1 The Receive E3 LIU Interface Block..................................................................................................... 291
Figure 116. The Receive E3 LIU Interface Block.......................................................................................................... 291
Figure 117. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data ............. 292
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................292
T
ABLE
56: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
............................................................. 292
Figure 118. Interfacing the XRT72L52 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU.............................................. 293
Figure 119. Illustration of AMI Line Code...................................................................................................................... 293
Figure 120. Illustration of two examples of HDB3 Decoding......................................................................................... 294
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................295
T
ABLE
57: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EGISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
..................................................................................................... 295
Figure 121. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the rising edge of RxLineClk...................................................................................................... 295
Figure 122. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the falling edge of RxLineClk ..................................................................................................... 296
5.3.2 The Receive E3 Framer Block.............................................................................................................. 296
Figure 123. The Receive E3 Framer Block and the Associated Paths to Other Functional Blocks.............................. 296
Figure 124. The State Machine Diagram for the Receive E3 Framer E3 Frame Acquisition/Maintenance Algorithm.. 298
Figure 125. Illustration of the E3, ITU-T G.751 Framing Format................................................................................... 298
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................299
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................300
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................300
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................300
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................301
PMON F
RAMING
B
IT
/B
YTE
E
RROR
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
52) .....................................301
PMON F
RAMING
B
IT
/B
YTE
E
RROR
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
53) ......................................301
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................302
T
ABLE
58: T
HE
R
ELATIONSHIP
BETWEEN
THE
L
OGIC
S
TATE
OF
THE
R
X
OOF
AND
R
X
LOF
OUTPUT
PINS
,
AND
THE
F
RAMING
S
TATE
OF
THE
R
ECEIVE
E3 F
RAMER
BLOCK
................................................................................................................ 302
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................303
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................303
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................303
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................304
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................304
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................304
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................305
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................305
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 1 G.751 (A
DDRESS
= 0
X
10)..............................................305
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)....................................................................306
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................306
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11).........................................................306
Figure 126. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with a
correct BIP-4 Value........................................................................................................................................ 307
Figure 127. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
A bit set to “0” ................................................................................................................................................ 308
Figure 128. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with an
incorrect BIP-4 value. .................................................................................................................................... 309
Figure 129. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
A bit-field set to “1”......................................................................................................................................... 309
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)....................................................................310
PMON P
ARITY
E
RROR
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
54) .......................................................310
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PDF描述
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XRT72L53 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
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XRT72L53-75L03PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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