參數(shù)資料
型號： XRT72L52IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 17/480頁
文件大?。?/td> 2918K
代理商： XRT72L52IQ
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xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L52
REV. 1.0.1
XV
Figure 189. Flow Chart depicting the Functionality of the LAPD Receiver................................................................... 426
6.3.4 The Receive Overhead Data Output Interface..................................................................................... 426
Figure 190. The Receive Overhead Output Interface block ......................................................................................... 427
Figure 191. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface (Method 1) .. 428
T
ABLE
84: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
428
T
ABLE
85: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
...................... 429
Figure 192. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method 1)....... 431
T
ABLE
86: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2).................................................................................................................................................... 432
Figure 193. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface (Method 2) .. 432
T
ABLE
87: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
(
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
.................................... 433
Figure 194. Illustration of the signals that are output via the Receive Overhead Data Output Interface block (for Method 2).
435
6.3.5 The Receive Payload Data Output Interface........................................................................................ 435
Figure 195. The Receive Payload Data Output Interface block.................................................................................... 435
T
ABLE
88: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
437
Figure 196. The Terminal Equipment being interfaced to the Receive Payload Data Input Interface Block (Serial Mode
Operation)...................................................................................................................................................... 439
Figure 197. An Illustration of the behavior of the signals between the Receive Payload Data Output Interface block of the
XRT72L52 and the Terminal Equipment........................................................................................................ 440
Figure 198. The XRT72L52 DS3/E3 Framer IC being interfaced to the Receive Section of the Terminal Equipment (Nibble-
Parallel Mode Operation)............................................................................................................................... 441
Figure 199. Illustration of the signals that are output via the Receive Overhead Data Output Interface block (for Method 2).
442
6.3.6 Receive Section Interrupt Processing.................................................................................................. 442
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) .......................................................................443
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ...................................................................444
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) ...................................................................444
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ..........................................................444
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ...................................................................445
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) ...................................................................445
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ..........................................................446
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ...................................................................446
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ..........................................................447
R
X
E3 I
NTERRUPT
ENABLE R
EGISTER
- 1 (A
DDRESS
= 0
X
12).................................................................447
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) ...................................................................447
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ...................................................................448
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) ...................................................................448
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ..........................................................449
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) ...................................................................449
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) ...................................................................450
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) ...................................................................450
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) ...................................................................451
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ..........................................................451
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) ...................................................................451
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) ...................................................................452
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) ...................................................................452
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) ...................................................................452
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) ...................................................................453
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) ...................................................................453
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
1 (A
DDRESS
= 0
X
10) ..........................................................454
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
1 (A
DDRESS
= 0
X
10) ..........................................................454
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) ...................................................................454
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) ...................................................................455
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18).............................................................................455
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18).............................................................................455
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XRT72L53-75L03PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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