參數(shù)資料
型號(hào)： XRT72L58IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA388
封裝： 35 X 35 MM, PLASTIC, BGA-388
文件頁(yè)數(shù)： 10/486頁(yè)
文件大小： 2733K
代理商： XRT72L58IB
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XRT72L58
EIGHT CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.2
á
PRELIMINARY
VIII
202
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 203
T
ABLE
36: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................... 203
Figure 75. Illustration on how the Receive DS3 Framer (within the XRT72L58 Framer IC) being interfaced
to theXRT73L04 LIU, while the Framer is operating in Bipolar Mode (one channel shown) ............... 203
Figure 76. Illustration of AMI Line Code ............................................................................................. 204
Figure 77. Illustration of two examples of B3ZS Decoding ................................................................. 205
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 205
T
ABLE
37: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EG
-
ISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
................................................................... 205
Figure 78. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and
RxNEG are to be sampled on the rising edge of RxLineClk ................................................................ 206
Figure 79. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and
RxNEG are to be sampled on the falling edge of RxLineClk ............................................................... 206
4.3.2 The Receive DS3 Framer Block ............................................................................................................ 206
Figure 80. A Simple Illustration of the Receive DS3 Framer Block and the Associated Paths to the Other
Functional Blocks ................................................................................................................................ 207
Figure 81. The State Machine Diagram for the Receive DS3 Framer block's Frame Acquisition/Mainte-
nance Algorithm ................................................................................................................................... 208
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 209
T
ABLE
38: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (F
RAMING
ON
P
ARITY
)
WITHIN
THE
R
X
DS3
C
ONFIGURATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
F
RAMING
A
CQUISITION
C
RITERIA
.............. 209
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 209
T
ABLE
39: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (F-S
YNC
A
LGO
)
WITHIN
THE
R
X
DS3 C
ONFIG
-
URATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
F-
BIT
OOF D
ECLARATION
CRITERIA
USED
BY
THE
R
ECEIVE
DS3 F
RAMER
BLOCK
............................................................................................................................. 210
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 210
T
ABLE
40: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
0 (M-S
YNC
A
LGO
)
WITHIN
THE
R
X
DS3 C
ONFIG
-
URATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
M-B
IT
OOF D
ECLARATION
C
RITERIA
USED
BY
THE
R
E
-
CEIVE
DS3 F
RAMER
BLOCK
.................................................................................................................... 210
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 210
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 211
PMON F
RAMING
B
IT
E
RROR
E
VENT
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
52) ................................. 211
PMON F
RAMING
B
IT
E
RROR
E
VENT
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
53) .................................. 211
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 212
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 212
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 213
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 213
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) ................................................... 213
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11) ..................................................................................... 214
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 214
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11) ...................................................................................... 215
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) ..................................................................... 215
PMON P
ARITY
E
RROR
E
VENT
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
54) .......................................... 215
PMON P
ARITY
E
RROR
E
VENT
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
55) ........................................... 215
Figure 82. A Simple Illustration of the Locations of the Source, Mid-Network and Sink Terminal Equipment
(for CP-Bit Processing) ........................................................................................................................ 216
Figure 83. Illustration of the Presumed Configuration of the Mid-Network Terminal Equipment ........ 217
4.3.3 The Receive HDLC Controller Block ..................................................................................................... 218
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................ 219
R
X
DS3 FEAC R
EGISTER
(A
DDRESS
= 0
X
16) ....................................................................................... 219
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................ 219
Figure 84. Flow Diagram depicting how the Receive FEAC Processor Functions ............................. 220
Figure 85. LAPD Message Frame Format .......................................................................................... 221
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PDF描述
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XRT72L74 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT7300IV E3/DS3/STS-1 LINE INTERFACE UNIT
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XRT72L71ES-00PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T73LC00A+T71D00 RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L71IQ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L71IQ-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Single CH DS3 UNI (3.3V) RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L73IB 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC
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