參數(shù)資料
型號： XRT72L58IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA388
封裝： 35 X 35 MM, PLASTIC, BGA-388
文件頁數(shù)： 239/486頁
文件大?。?/td> 2733K
代理商： XRT72L58IB
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á
PRELIMINARY
EIGHT CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L58
REV. P1.1.2
220
N
OTES
:
1. The white (e.g., unshaded) boxes reflect tasks that
the user’s system must perform in order to config-
ure the Receive FEAC Processor to receive FEAC
messages.
2. A brief description of the steps that must exist
within the FEAC Validation and FEAC Removal
Interrupt Service Routines exists in Section 3.6
4.3.3.2
The Message Oriented Signaling (e.g.,
LAP-D) Processing via the Receive DS3 HDLC
Controller block
The LAPD Receiver (within the Receive DS3 HDLC
Controller block) allows the user to receive PMDL
messages from the remote terminal equipment, via
the inbound DS3 frames. In this case, the inbound
message bits will be carried by the 3 DL bit-fields of
F-Frame 5, within each DS3 M-Frame. The remote
LAPD Transmitter will transmit a LAPD Message to
the Near-End Receiver via these three bits within
each DS3 Frame. The LAPD Receiver will receive
and store the information portion of the received
LAPD frame into the Receive LAPD Message Buffer,
which is located at addresses: 0xDE through 0x135
within the on-chip RAM. The LAPD Receiver has the
following responsibilities.
Framing to the incoming LAPD Messages
Filtering out stuffed 0s (within the information pay-
load)
Storing the Frame Message into the Receive LAPD
Message Buffer
Perform Frame Check Sequence (FCS) Verification
Provide status indicators for
End of Message (EOM)
Flag Sequence Byte detected
Abort Sequence detected
Message Type
C/R Type
The occurrence of FCS Errors
F
IGURE
84. F
LOW
D
IAGRAM
DEPICTING
HOW
THE
R
ECEIVE
FEAC P
ROCESSOR
F
UNCTIONS
START
ENABLE THE “FEAC REMOVAL AND
“VALIDATION” INTERRUPTS
.
This is accomplished by writing “xxxx 1010” into the
“RxDS3 FEAC Interrupt/Status Register (Address = 0x17)
RECEIVE FEAC PROCESSOR BEGINS READING IN
THE FEAC BIT-FIELDS (OF INCOMING DS3 FRAMES)
The Receive FEAC Processor checks for the “FEAC Framing
Alignment” pattern of “01111110”.
Is the
“FEAC Framing
Alignment”pattern
present in the FEAC
Channel
READ IN THE “6-BIT FEAC CODE WORD”
The 6-bit FEAC Code Word immediately follows the “FEAC
Framing Alignment” Pattern.
Has this
same FEAC
Code Word been
Received in 8 out of the last
10 FEAC Message
Receptions
Has a FEAC
Code Word (other than
the last “Validated Code Word)
been Received in 3 out of the last
10 FEAC Message
Receptions
GENERATE “FEAC
VALIDATION” INTERRUPT
.
INVOKE “FEAC VALIDATION”
INTERRUPTSERVICE ROUTINE
.
GENERATE “FEAC
REMOVAL” INTERRUPT
.
INVOKE “FEAC REMOVAL”
INTERRUPTSERVICE ROUTINE
.
1
1
1
1
1
1
NO
YES
YES
NO
NO
YES
相關PDF資料
PDF描述
XRT72L58 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT72L71 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT72L73 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT72L74 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT7300IV E3/DS3/STS-1 LINE INTERFACE UNIT
相關代理商/技術參數(shù)
參數(shù)描述
XRT72L71 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3 ATM UNI/CLEAR CHANNEL FRAMER
XRT72L71ES-00PCI 功能描述:網(wǎng)絡控制器與處理器 IC T73LC00A+T71D00 RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L71IQ 功能描述:網(wǎng)絡控制器與處理器 IC RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L71IQ-F 功能描述:網(wǎng)絡控制器與處理器 IC Single CH DS3 UNI (3.3V) RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L73IB 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC
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