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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 204/671頁 |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 2 V
R
4120A
204
Preliminary User’s Manual S14767EJ1V0UM00
2.8.2 Cache organization
This section describes the organization of the on-chip data and instruction caches. Figure 2-78 provides a block
diagram of the V
R
4120A Core cache and memory model.
Figure 2-78. Cache Support
V
R
4120A CPU core
Cache controller
I-cache
D-cache
Caches
Main memory
I-cache:
D-cache: Data cache
Instruction cache
(1) Cache line lengths
A cache line is the smallest unit of information that can be fetched from main memory for the cache, and that is
represented by a single tag.
The line size for the instruction/data cache is 4 words (16 bytes).
For the cache tag, see
2.8.2.1 Organization of the instruction cache (I-cache)
and
2.8.2.2 Organization of
the data cache (D-cache)
.
(2) Cache sizes
The instruction cache in the V
R
4120A Core is 16 Kbytes; the data cache is 8 Kbytes.
2.8.2.1 Organization of the instruction cache (I-cache)
Each line of I-cache data (although it is actually an instruction, it is referred to as data to distinguish it from its tag)
has an associated 23-bit tag that contains a 22-bit physical address, and a single valid bit.
The V
R
—
direct-mapped
—
indexed with a virtual address
—
checked with a physical tag
—
organized with a 4-word (16-byte) cache line
Figure 2-79 shows the format of a 4-word (16-byte) I-cache line.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
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| μPG133G | L-Band SPDT Switch(長波段單刀雙擲開關(guān)) |
| μPG137GV | L-Band SPDT Switch(單刀雙擲開關(guān)) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
| PD9941-59 | 制造商:Philco/Philips 功能描述: |
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