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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 228/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 3 SYSTEM CONTROLLER
228
Preliminary User’s Manual S14767EJ1V0UM00
3.2.2.3 Interrupt Status Register (S_ISR)
The Interrupt Status Register “S_ISR” is read-clear and word aligned 32bit register. “S_ISR” shows the interruption
status from SysAD / IBUS interfaces, TIMER, UART and so on. If corresponding bit in S_IMR(Interrupt Mask Register)
is reset and the interrupt is not masked, System Controller interrupt to V
R
4120A using interrupt signal. The bit in
S_ISR is reset after being read by the V
R
4120A. When the same type of incidents occurs before the bit has been read,
the bit will be set again. S_ISR is initialized to 0 at reset and contains the following fields:
Bits
Field
Description
0
TM0IS
TIMER CH0 interrupt.
1 = TIMER CH0 interrupt pending
0 = No TIMER CH0 interrupt pending
1
TM1IS
TIMER CH1 interrupt.
1 = TIMER CH1 interrupt pending
0 = No TIMER CH1 interrupt pending
2
UARTIS
UART interrupt.
1 = UART interrupt pending.
0 = No UART interrupt pending.
UART interruption are one of the following interruption:
1. UART Receive data Buffer Full Interrupt
2. UART Transmitter Buffer empty Interrupt
3. UART Line status Interrupts
4. UART Modem status Interrupts
3
EXTIS
External Interrupt.
1 = External Interrupt pending.
0 = No External interrupt pending.
4
WUIS
Wakeup Interrupt.
1 = Any wakeup requests pending.
0 = No wakeup requests pending.
31:5
Reserved
Hardwired to 0.
Remark
To clear this register, the CPU must read the byte contained the TMS0IS field.
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