參數(shù)資料
型號(hào)： 79RC32V333-100DHI
英文描述： 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R
中文描述： 微處理器
文件頁(yè)數(shù)： 141/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32V333-100DHI
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IDT MIPS32 4Kc Processor Core
Hardware and Software Initialization
79RC32438 User Reference Manual
2 - 79
November 4, 2002
Notes
Hardware and Software Initialization
The 4Kc processor core is not fully initialized by reset. Only a minimal subset of the processor state is
cleared. This is enough to bring the core up while running in unmapped and uncached code space. All other
processor states can then be initialized by software. SI_ColdReset is asserted after power-up to bring the
device into a known state. Soft reset can be forced by asserting the SI_Reset pin. This can be used when
the device is already up and running and does not need as much initialization.
Hardware Initialized Processor State
Coprocessor Zero State
Much of the hardware initialization occurs in Coprocessor Zero.
–
Random - set to maximum value on Reset
–
Wired - set to 0 on Reset
–
Status
BEV
- set to 1 on Reset/SoftReset
–
Status
TS
- cleared to 0 on Reset/SoftReset
–
Status
SR
- cleared to 0 on Reset, set to 1 on SoftReset
–
Status
NMI
- cleared to 0 on Reset/SoftReset
–
Status
ERL
- set to 1 on Reset/SoftReset
–
Status
RP
- cleared to 0 on Reset
–
WatchLo
I,R,W
- cleared to 0 on Reset
–
Config fields related to static inputs - set to input value by Reset
–
Config
K0
- set to 010 (uncached) on Reset
–
DebugDM - cleared to 0 on Reset/SoftReset (unless EJTAGBOOT option is used to boot
into DebugMode (see the EJTAG Debug Support section for more information)
–
Debug
LSNM
- cleared to 0 on Reset/SoftReset
–
Debug
IBusEP
- cleared to 0 on Reset/SoftReset
–
Debug
DBusEP
- cleared to 0 on Reset/SoftReset
–
Debug
IEXI
- cleared to 0 on Reset/SoftReset
–
Debug
SSt
- cleared to 0 on Reset/SoftReset.
TLB Initialization
Each TLB entry has a “hidden” state bit which is set by Reset/SoftReset and is cleared when the TLB
entry is written. This bit disables matches and prevents “TLB Shutdown” conditions from being generated
by the power-up values in the TLB array (when two or more TLB entries match on a single address). This bit
is not visible to software.
Bus State Machines
All pending bus transactions are aborted and the state machines in the bus interface unit are reset when
a Reset or SoftReset exception is taken.
Static Configuration Inputs
All static configuration inputs (defining the bus mode and cache size for example) should only be
changed during Reset.
Fields
Description
Read/
Write
Reset
State
Name
Bit(s)
DESAVE
31:0
Debug exception save contents.
R/W
Undefined
Table 2.56 DeSave Register Field Descriptions
相關(guān)PDF資料
PDF描述
79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R
79RC32V333-133DHI Microprocessor
79RC32V333-150DH 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE
79RC32V333-150DHI Microprocessor
79RC32V334-100BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
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參數(shù)描述
79RC32V333-133DH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
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79RC32V334-100BB 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
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