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參數(shù)資料
| 型號： | 79RC32V333-100DHI |
| 英文描述： | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 222/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-100DHI |
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IDT DDR Controller
DDR Refresh Timer
79RC32438 User Reference Manual
7 - 18
November 4, 2002
Notes
DDR Refresh Timer
The DDR controller contains a refresh timer which may be used to automatically issue DDR refresh
transactions. The DDR refresh timer is a 16-bit timer which uses the IPBus clock (ICLK) as its time base.
When enabled, the counter begins counting up from zero. The current value of the counter may be deter-
mined by reading the COUNT field in the RCOUNT register. When the value in this count field is equal to
the COMPARE field of the RCOMPARE register, the refresh timer expires. This causes the TO bit in the
RTC register to be set, an DDR refresh transaction to be queued if the RE bit in the DDRC register is set,
and the counter to reset and begin counting up from zero.
When a refresh transaction is queued, the DDR controller waits for the DDR bus to become available
(i.e., current transaction to complete). A refresh transaction is then issued with
both
DDR chip selects
asserted. The DDR refresh timer may queue up to a maximum of eight refresh transactions. If the DDR
refresh timer attempts to queue more than eight refresh transactions, the Refresh Queue Exceeded (RQE)
bit is set in the RTC register and the refresh transaction is discarded.
When automatic generation of DDR refresh transactions is not required, the DDR refresh timer may be
used as a general purpose timer. This is done by setting the RE bit in the DDRC register to zero which
disables the queueing of DDR refresh transactions. The TO sticky bit in the RTC register is an input to the
interrupt controller.
Refresh Timer Count Register
Figure 7.14 Refresh Timer Count Register (RCOUNT)
Read Value:
Previous value written
Write Effect:
Modify value
CKE
Description:
DDR Clock Enable.
This field specifies the state of the DDRCKE signal during a DDR custom
transaction.
Initial Value:
0x1
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Effect:
Modify value
BA
Description:
DDR Bank Address.
This field specifies the state of the DDRBA[1:0] signals during a DDR cus-
tom transaction.
Initial Value:
0x3
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Effect:
Modify value
COUNT
Description:
Current Count.
This 16-bit field contains the current refresh timer count value.
Initial Value:
0x0000
(this field is not modified due to a warm reset)
RCOUNT
0
31
16
16
0
COUNT
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