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參數(shù)資料
| 型號： | 79RC32V333-100DHI |
| 英文描述： | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 98/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DHI |
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IDT MIPS32 4Kc Processor Core
Exceptions
79RC32438 User Reference Manual
2 - 36
November 4, 2002
Notes
Exception Vector Locations
The Reset, Soft Reset, and NMI exceptions are always vectored to location 0xBFC0_0000. Debug
exceptions are vectored to location 0xBFC0_0480 or to location 0xFF20_0200 if the ProbTrap bit is 0 or 1,
respectively, in the EJTAG Control register (ECR). Addresses for all other exceptions are a combination of a
vector offset and a base address. Table 2.15 gives the base address as a function of the exception and
Exception
Condition
Reset
Assertion of SI_ColdReset signal.
Soft Reset
Assertion of SI_Reset signal.
DSS
EJTAG Debug Single Step.
DINT
EJTAG Debug Interrupt. Caused by the assertion of the external EJ_DINT input, or by
setting the EjtagBrk bit in the
ECR
register.
NMI
Asserting edge of SI_NMI signal.
Machine Check
TLB write that conflicts with an existing entry.
Interrupt
Assertion of unmasked HW or SW interrupt signal.
Deferred Watch
Deferred Watch (unmasked by K|DM->!(K|DM) transition).
DIB
EJTAG debug hardware instruction break matched.
WATCH
A reference to an address in one of the watch registers (fetch).
AdEL
Fetch address alignment error.
User mode fetch reference to kernel address.
TLBL
Fetch TLB miss.
Fetch TLB hit to page with V=0.
IBE
Instruction fetch bus error.
DBp
EJTAG Breakpoint (execution of SDBBP instruction).
Sys
Execution of SYSCALL instruction.
Bp
Execution of BREAK instruction.
CpU
Execution of a coprocessor instruction for a coprocessor that is not enabled.
RI
Execution of a Reserved Instruction.
Ov
Execution of an arithmetic instruction that overflowed.
Tr
Execution of a trap (when trap condition is true).
DDBL / DDBS
EJTAG Data Address Break (address only) or EJTAG Data Value Break on Store
(address and value).
WATCH
A reference to an address in one of the watch registers (data).
AdEL
Load address alignment error.
User mode load reference to kernel address.
AdES
Store address alignment error.
User mode store to kernel address.
TLBL
Load TLB miss.
Load TLB hit to page with V=0.
TLBS
Store TLB miss.
Store TLB hit to page with V=0.
Table 2.14 Priority of Exceptions
相關PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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