參數(shù)資料
型號(hào)： 79RC32V333-100DHI
英文描述： 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R
中文描述： 微處理器
文件頁(yè)數(shù)： 242/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32V333-100DHI
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IDT Interrupt Controller
Interrupt Status Description
79RC32438 User Reference Manual
8 - 4
November 4, 2002
Notes
Interrupt Mask [2..6] Register
Note:
IMASK4 is reserved. Do not use.
Figure 8.4 Interrupt Mask [2..6] Register (IMASK[2..6])
Interrupt Status Description
IMASK
Description:
Interrupt Mask.
Each bit in this register masks the corresponding interrupt source in the IPENDx
register. When a bit in this field is set, the corresponding interrupt source (as well as interrupt test
bit) is masked from generating an interrupt exception.
Initial Value:
Bits that correspond to an interrupt source in the IPENDx register are initialized to 0x1. Reserved
bits are initialized to 0x0 and cannot be modified.
Read Value:
Previous value written
Write Effect:
Modify value
Bit
Interrupt/Status Description
Refer to
0
Counter Timer 0.
Corresponds to the TO bit in the CTC0 register.
Chapter 14
1
Counter Timer 1.
Corresponds to the TO bit in the CTC1 register.
Chapter 14
2
Counter Timer 2.
Corresponds to the TO bit in the CTC2 register.
Chapter 14
3
Refresh Timer.
Corresponds to TO bit in the RTC register.
Chapter 7
4
Watchdog Timer Time-Out.
Corresponds to TO bit in the WTC register.
Chapter 4
5
Undecoded CPU Write.
Corresponds to UCW bit in the ERRCS register.
Chapter 4
6
Undecoded CPU Read.
Corresponds to UCR bit in the ERRCS register.
Chapter 4
7
Undecoded PCI Write.
Corresponds to UPW bit in the ERRCS register.
Chapter 4
8
Undecoded PCI Read.
Corresponds to UPR bit in the ERRCS register.
Chapter 4
9
Undecoded DMA Write.
Corresponds to UDW bit in the ERRCS register.
Chapter 4
10
Undecoded DMA Read.
Corresponds to UDR bit in the ERRCS register.
Chapter 4
11
IPBUs Slave Acknowledge Error.
Corresponds to SAE bit in the ERRCS register.
Chapter 4
12
IPBus Monitor Final Trigger Event
. Corresponds to FT bit in IPBMTCFG register.
Chapter 18
13
IPBus Monitor Recording Completed
. Corresponds to RC bit in IPBMTCFG register. Chapter 18
14
Event Monitor 0 Triggered Event
. Corresponds to T bit in EM0COMPARE register.
Chapter 18
15-31 Reserved
Table 8.2 IPEND2 Interrupt Source Description
IMASK[2..6]
0
31
32
IMASK
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