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參數(shù)資料
| 型號(hào)： | 79RC32V333-100DHI |
| 英文描述： | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 215/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DHI |
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IDT DDR Controller
DDR Registers
79RC32438 User Reference Manual
7 - 11
November 4, 2002
Notes
DDR Address Mapping
The DDR banks can be located anywhere in the RC32438’s local address space. The address of the
DDR banks corresponding to each DDR chip select can be allocated independently.
Address decoding for each DDR chip select is controlled by the DDR base (DDR[1|0]BASE) and DDR
mask (DDR[1|0]MASK) registers. The DDR mask register is used to select which bits are used for address
decoding. When a bit in this register is a one, the corresponding address bit is active in address compari-
sons. If a bit in this register is a zero, then the corresponding address bit does not participate in address
comparisons. The base address register specifies the base physical address for each DDR chip select. All
of the active address bits not masked by the DDR mask register are compared to the value in the DDR base
register. If they all match, then the corresponding DDR chip select is asserted.
To facilitate PCI booting from a DDR-only memory system, an alternate address mapping range is
supported for DDR chip select zero (see Figure 7.4). The alternate address range is configured using the
DDR alternate base (DDR0ABASE) and DDR alternate mask (DDR0AMASK) registers. The DDR alternate
mapping (DDR0AMAP) register specifies the value of DDR address bits that are mapped by the DDR mask
register. This allows the DDR address to be offset from the RC32438’s local address.
The normal and alternate base and mask registers for DDR chip select zero allow two RC32438 local
address ranges to be mapped to the same DDR chip select. Care should be exercised when using this
feature to ensure data cache coherence.
Initial Value:
0x0
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Value:
Modify value
ACE
Description:
Auto Capture Enable.
When this bit is set the DDR controller automatically determines the
PCLK edge used to capture data during a DDR read transaction.
Initial Value:
0x1
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Value:
Modify value
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