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IDT DDR Controller
Theory of Operation
79RC32438 User Reference Manual
7 - 4
November 4, 2002
Notes
256Mb 8Mx8x4 banks
(10-bit page)
Row
a26
a25
x
a24
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
Column
a26
a25
x
x
x
AP
a11
a10
a9
a8
a7
a6
a5
a4
a3
a2
256Mb 4Mx16x4 banks
(9-bit page)
Row
a25
a24
x
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
Column
a25
a24
x
x
x
AP
x
a10
a9
a8
a7
a6
a5
a4
a3
a2
256Mb 2Mx32x4 banks
(8-bit page)
Row
a24
a23
x
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
a10
Column
a24
a23
x
x
x
x
x
AP
a9
a8
a7
a6
a5
a4
a3
a2
512Mb 16Mx8x4 banks
(11-bit page)
Row
a27
a26
x
a25
a24
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
Column
a27
a26
x
x
a12
AP
a11
a10
a9
a8
a7
a6
a5
a4
a3
a2
512Mb 8Mx16x4 banks
(10-bit page)
Row
a26
a25
x
a24
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
Column
a26
a25
x
x
x
AP
a11
a10
a9
a8
a7
a6
a5
a4
a3
a2
512Mb 4Mx32x4 banks
(9-bit page)
Row
a25
a24
x
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
Column
a25
a24
x
x
x
x
a10
AP
a9
a8
a7
a6
a5
a4
a3
a2
1024Mb 32Mx8x4 banks
(11-bit page)
Row
a28
a27
a26
a25
a24
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
Column
a28
a27
x
x
a12
AP
a11
a10
a9
a8
a7
a6
a5
a4
a3
a2
1024Mb16Mx16x4 banks
(10-bit page)
Row
a27
a26
a25
a24
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
Column
a27
a26
x
x
x
AP
a11
a10
a9
a8
a7
a6
a5
a4
a3
a2
1024Mb 8Mx32x4 banks
(9-bit page)
Row
a26
a25
a24
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
Column
a26
a25
x
x
x
x
a10
AP
a9
a8
a7
a6
a5
a4
a3
a2
1.
Don’t care.
2.
Auto Precharge.
DDR
Organization
Cycle
DDR
Bank
DDR Address
1
0
13
12
11
10
9
8
7
6
5
4
3
2
1
0
64Mb 2Mx8x4 banks
(9-bit page)
Row
a23
a22
x
1
x
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
a10
Column
a23
a22
x
x
AP
2
x
a9
a8
a7
a6
a5
a4
a3
a2
a1
64Mb 1Mx16x4 banks
(8-bit page)
Row
a22
a21
x
x
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
a10
a9
Column
a22
a21
x
x
x
AP
x
x
a8
a7
a6
a5
a4
a3
a2
a1
128Mb 4Mx8x4 banks
(10-bit page)
Row
a24
a23
x
x
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
Column
a24
a23
x
x
x
AP
a10
a9
a8
a7
a6
a5
a4
a3
a2
a1
128Mb 2Mx16x4 banks
(9-bit page)
Row
a23
a22
x
x
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
a10
Column
a23
a22
x
x
x
AP
x
a9
a8
a7
a6
a5
a4
a3
a2
a1
256Mb 8Mx8x4 banks
(10-bit page)
Row
a25
a24
x
a23
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
Column
a25
a24
x
x
x
AP
a10
a9
a8
a7
a6
a5
a4
a3
a2
a1
256Mb 4Mx16x4 banks
(9-bit page)
Row
a24
a23
x
a22
a21
a20
a19
a18
a17
a16
a15
a14
a13
a12
a11
a10
Column
a24
a23
x
x
x
AP
x
a9
a8
a7
a6
a5
a4
a3
a2
a1
Table 7.4 DDR Address Multiplexing in 16-bit Mode (Part 1 of 2)
DDR
Organization
Cycle
DDR
Bank
DDR Address
1
0
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Table 7.3 DDR Address Multiplexing in 32-bit Mode (Part 2 of 2)