參數(shù)資料
型號(hào)： 8051F330
廠商： Electronic Theatre Controls, Inc.
英文描述： Mixed Signal ISP Flash MCU Family
中文描述： 混合信號(hào)ISP的閃存微控制器系列
文件頁(yè)數(shù)： 101/214頁(yè)
文件大?。?/td> 2408K
代理商： 8051F330
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Rev. 1.4
101
C8051F330/1/2/3/4/5
Important Note:
The V
DD
monitor must be enabled before it is selected as a reset source. Selecting the
V
DD
monitor as a reset source before it is enabled and stabilized may cause a system reset.
The proce-
dure for configuring the V
DD
monitor as a reset source is shown below:
Step 1. Enable the V
DD
monitor (VDMEN bit in VDM0CN = ‘1’).
Step 2. Wait for the V
DD
monitor to stabilize (see Table 10.1 for the V
DD
Monitor turn-on time).
Step 3. Select the V
DD
monitor as a reset source (PORSF bit in RSTSRC = ‘1’).
See Figure 10.2 for V
DD
monitor timing; note that the reset delay is not incurred after a V
DD
monitor reset.
See Table 10.1 for complete electrical characteristics of the V
DD
monitor.
SFR Definition 10.1. VDM0CN: V
DD
Monitor Control
10.3. External Reset
The external RST pin provides a means for external circuitry to force the device into a reset state. Assert-
ing an active-low signal on the RST pin generates a reset; an external pullup and/or decoupling of the RST
pin may be necessary to avoid erroneous noise-induced resets. See Table 10.1 for complete RST pin
specifications. The PINRSF flag (RSTSRC.0) is set on exit from an external reset.
10.4. Missing Clock Detector Reset
The Missing Clock Detector (MCD) is a one-shot circuit that is triggered by the system clock. If the system
clock remains high or low for more than 100 μs, the one-shot will time out and generate a reset. After a
MCD reset, the MCDRSF flag (RSTSRC.2) will read ‘1’, signifying the MCD as the reset source; otherwise,
this bit reads ‘0’. Writing a ‘1’ to the MCDRSF bit enables the Missing Clock Detector; writing a ‘0’ disables
it. The state of the RST pin is unaffected by this reset.
Bit7:
VDMEN: V
DD
Monitor Enable.
This bit turns the V
DD
monitor circuit on/off. The V
DD
Monitor cannot generate system resets
until it is also selected as a reset source in register RSTSRC (SFR Definition 10.2). The V
DD
Monitor must be allowed to stabilize before it is selected as a reset source.
Selecting the
V
DD
monitor as a reset source before it has stabilized may generate a system reset.
See Table 10.1 for the minimum V
DD
Monitor turn-on time.
0: V
DD
Monitor Disabled.
1: V
DD
Monitor Enabled.
V
DD
STAT: V
DD
Status.
This bit indicates the current power supply status (V
DD
Monitor output).
0: V
DD
is at or below the V
DD
monitor threshold.
1: V
DD
is above the V
DD
monitor threshold.
Bits5–0: Reserved. Read = 000000b. Write = don’t care.
Bit6:
R/W
R
R
R
R
R
R
R
Reset Value
Variable
VDMEN
Bit7
VDDSTAT Reserved Reserved Reserved Reserved Reserved Reserved
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
0xFF
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8052 功能描述:連接線 24AWG 1C 404ft 1/2 POUND SPOOL RoHS:否 制造商:Belden Wire & Cable 絞合:19 x 32 電壓額定值:1 kV 長(zhǎng)度:1000 ft 線規(guī) - 美國(guó)線規(guī)（AWG）:20 絕緣材料:Tetraflouroethylene (TFE) 最大溫度:+ 200 C 類(lèi)型:High Temperature, High Voltage 外殼顏色:Blue (Light) 系列:83027
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8052-0-0 制造商:Belden Inc 功能描述:SINGLE CONDUCTOR WIRE ROHS COMPLIANT:NO
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