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參數(shù)資料
| 型號： | 8051F330 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Mixed Signal ISP Flash MCU Family |
| 中文描述： | 混合信號ISP的閃存微控制器系列 |
| 文件頁數(shù)： | 73/214頁 |
| 文件大小： | 2408K |
| 代理商： | 8051F330 |
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Rev. 1.4
73
C8051F330/1/2/3/4/5
9.
CIP-51 Microcontroller
The MCU system controller core is the CIP-51 microcontroller. The CIP-51 is fully compatible with the
MCS-51 instruction set; standard 803x/805x assemblers and compilers can be used to develop soft-
ware. The MCU family has a superset of all the peripherals included with a standard 8051. Included are
four 16-bit counter/timers (see description in
Section 18
), an enhanced full-duplex UART (see description
in
Section 16
), an Enhanced SPI (see description in
Section 17
), 256 bytes of internal RAM, 128 byte
Special Function Register (SFR) address space (
Section 9.2.6
), and 17 Port I/O (see description in
Sec-
tion 14
). The CIP-51 also includes on-chip debug hardware (see description in
Section 20
), and interfaces
directly with the analog and digital subsystems providing a complete data acquisition or control-system
solution in a single integrated circuit.
The CIP-51 Microcontroller core implements the standard 8051 organization and peripherals as well as
additional custom peripherals and functions to extend its capability (see Figure 9.1 for a block diagram).
The CIP-51 includes the following features:
Performance
The CIP-51 employs a pipelined architecture that greatly increases its instruction throughput over the stan-
dard 8051 architecture. In a standard 8051, all instructions except for MUL and DIV take 12 or 24 system
clock cycles to execute, and usually have a maximum system clock of 12 MHz. By contrast, the CIP-51
core executes 70% of its instructions in one or two system clock cycles, with no instructions taking more
than eight system clock cycles.
Figure 9.1. CIP-51 Block Diagram
- Fully Compatible with MCS-51 Instruction
Set
- 25 MIPS Peak Throughput with 25 MHz
Clock
- 0 to 25 MHz Clock Frequency
- 256 Bytes of Internal RAM
- 17 Port I/O
- Extended Interrupt Handler
- Reset Input
- Power Management Modes
DATA BUS
TMP1
TMP2
PRGM. ADDRESS REG.
PC INCREMENTER
ALU
PSW
DATA BUS
D
MEMORY
INTERFACE
MEM_ADDRESS
D8
PIPELINE
BUFFER
DATA POINTER
INTERRUPT
INTERFACE
SYSTEM_IRQs
EMULATION_IRQ
MEM_CONTROL
CONTROL
LOGIC
A16
PROGRAM COUNTER (PC)
STOP
CLOCK
RESET
IDLE
POWER CONTROL
REGISTER
D
SFR
BUS
INTERFACE
SFR_ADDRESS
SFR_CONTROL
SFR_WRITE_DATA
SFR_READ_DATA
D8
D8
B REGISTER
D
D
ACCUMULATOR
D
D8
D8
D8
D
D
D
D8
MEM_WRITE_DATA
MEM_READ_DATA
D
SRAM
ADDRESS
REGISTER
SRAM
(256 X 8)
D
STACK POINTER
D
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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