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參數(shù)資料
| 型號(hào)： | 8051F330 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Mixed Signal ISP Flash MCU Family |
| 中文描述： | 混合信號(hào)ISP的閃存微控制器系列 |
| 文件頁數(shù)： | 201/214頁 |
| 文件大小： | 2408K |
| 代理商： | 8051F330 |
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Rev. 1.4
201
C8051F330/1/2/3/4/5
19.2.6. 16-Bit Pulse Width Modulator Mode
A PCA module may also be operated in 16-Bit PWM mode. In this mode, the 16-bit capture/compare mod-
ule defines the number of PCA clocks for the low time of the PWM signal. When the PCA counter matches
the module contents, the output on CEXn is asserted high; when the counter overflows, CEXn is asserted
low. To output a varying duty cycle, new value writes should be synchronized with PCA CCFn match inter-
rupts. 16-Bit PWM Mode is enabled by setting the ECOMn, PWMn, and PWM16n bits in the PCA0CPMn
register. For a varying duty cycle, match interrupts should be enabled (ECCFn = 1 AND MATn = 1) to help
synchronize the capture/compare register writes. The duty cycle for 16-Bit PWM Mode is given by
Equation 19.5.
Important Note About Capture/Compare Registers
: When writing a 16-bit value to the PCA0 Cap-
ture/Compare registers, the low byte should always be written first. Writing to PCA0CPLn clears the
ECOMn bit to ‘0’; writing to PCA0CPHn sets ECOMn to ‘1’.
Equation 19.5. 16-Bit PWM Duty Cycle
Using Equation 19.5, the largest duty cycle is 100% (PCA0CPn = 0), and the smallest duty cycle is
0.0015% (PCA0CPn = 0xFFFF). A 0% duty cycle may be generated by clearing the ECOMn bit to ‘0’.
Figure 19.9. PCA 16-Bit PWM Mode
19.3. Watchdog Timer Mode
A programmable watchdog timer (WDT) function is available through the PCA Module 2. The WDT is used
to generate a reset if the time between writes to the WDT update register (PCA0CPH2) exceed a specified
limit. The WDT can be configured and enabled/disabled as needed by software.
With the WDTE bit set in the PCA0MD register, Module 2 operates as a watchdog timer (WDT). The Mod-
ule 2 high byte is compared to the PCA counter high byte; the Module 2 low byte holds the offset to be
used when WDT updates are performed.
The Watchdog Timer is enabled on reset. Writes to some
PCA registers are restricted while the Watchdog Timer is enabled.
DutyCycle
65536
----------------------------------------------------
PCA
0
CPn
65536
–
(
)
=
PCA0CPLn
PCA0CPHn
Enable
PCA Timebase
0 0 x 0
x
PCA0CPMn
C
A
P
P
n
n
P
W
M
1
6
n
1
E
C
O
M
n
E
C
C
F
n
T
O
G
n
P
W
M
n
C
A
P
N
M
A
T
n
16-bit Comparator
CEXn
Crossbar
Port I/O
Overflow
Q
Q
SET
CLR
S
R
match
PCA0H
PCA0L
ENB
ENB
1
0
Write to
PCA0CPLn
Reset
Write to
PCA0CPHn
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