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參數(shù)資料
| 型號： | 82801FB |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數(shù)： | 236/462頁 |
| 文件大小： | 3450K |
| 代理商： | 82801FB |
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Hub Interface to PCI Bridge Registers (D30:F0)
8-4
Intel
82801BA ICH2 Datasheet
8.1.4
PD_STS—Primary Device Status Register
(HUB-PCI—D30:F0)
Offset Address:
Default Value:
06–07h
0080h
Attribute:
Size:
R/WC
16 bits
For the writable bits in this register, writing a 1 will clear the bit. Writing a 0 to the bit will have no
effect.
8.1.5
REVID—Revision ID Register (HUB-PCI—D30:F0)
Offset Address:
Default Value:
08h
See bit description
Attribute:
Size:
RO
8 bits
Bit
Description
15
Detected Parity Error (DPE)—
R/WC.
1 = Indicates that the ICH2 detected a parity error on the hub interface. This bit gets set even if the
Parity Error Response bit (offset 04, bit 6) is not set.
0 = Software clears this bit by writing a 1 to the bit location.
14
Received System Error (SSE)—
R/WC.
1 = An address, or command parity error, or special cycles data parity error has been detected on
the PCI bus, and the Parity Error Response bit (D30:F0, Offset 04h, bit 6) is set. If this bit is set
because of parity error and the D30:F0 SERR_EN bit (Offset 04h, bit 8) is also set, the ICH2
will generate an NMI (or SMI# if NMI routed to SMI#)
0 = Software clears this bit by writing a 1 to the bit location.
13
Received Master Abort (RMA)
—R/WC.
1 = ICH2 received a master abort from the hub interface device.
0 = Software clears this bit by writing a 1 to the bit location.
12
Received Target Abort (RTA)—
R/WC.
1 = ICH2 received a target abort from the hub interface device. The TCO logic can cause an SMI#,
NMI, or interrupt based on this bit getting set.
0 = Software clears this bit by writing a 1 to the bit location.
11
Signaled Target Abort (STA)
—R/WC.
1 = ICH2 signals a target abort condition on the hub interface.
0 = Software clears this bit by writing a 1 to the bit location.
10:9
DEVSEL# Timing Status—RO.
00h = Fast timing. This register applies to the hub interface; therefore, this field does not matter.
8
Data Parity Error Detected (DPD)—
R/WC. Since this register applies to the hub interface, the
ICH2 must interpret this bit differently than it is in the PCI specification.
1 = ICH2 detects a parity error on the hub interface and the Parity Error Response bit in the
Command Register (offset 04h, bit 6) is set.
0 = Software clears this bit by writing a 1 to the bit location.
7
Fast Back to Back—RO. Hardwired to 1.
6
User Definable Features (UDF)—RO. Hardwired to 0.
5
66 MHz Capable—RO. Hardwired to 0.
4:0
Reserved.
Bit
Description
7:0
Revision Identification Number
—RO.
8-bit value that indicates the revision number for the ICH2
hub interface to PCI bridge. Refer to the Specification Update for the value of the Revision ID
Register
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| 82801FR | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
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