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參數(shù)資料
| 型號(hào)： | 82801FB |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數(shù)： | 327/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801FB |
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Intel
82801BA ICH2 Datasheet
9-81
LPC Interface Bridge Registers (D31:F0)
9.9.12
SW_IRQ_GEN—Software IRQ Generation Register
Offset Address:
Default Value:
Power Well:
TCOBASE + 10h
03h
Resume
Attribute:
Size:
R/W
8 bits
9.10
General Purpose I/O Registers (D31:F0)
The control for the general purpose I/O signals is handled through a separate 64-byte I/O space.
The base offset for this space is selected by the GPIO_BAR register.
Table 9-12
summarizes the
ICH2 GPIO implementation.
Bit
Description
7:2
Reserved.
1
IRQ12 Cause (IRQ12_CAUSE)
—R/W. The state of this bit is logically ANDed with the IRQ12 signal
as received by the ICH2’s SERIRQ logic. This bit must be a “1” (default) if the ICH2 is expected to
receive IRQ12 assertions from a SERIRQ device.
0
IRQ1 Cause (IRQ1_CAUSE)
—R/W. The state of this bit is logically ANDed with the IRQ1 signal as
received by the ICH2’s SERIRQ logic. This bit must be a “1” (default) if the ICH2 is expected to
receive IRQ1 assertions from a SERIRQ device.
Table 9-12. Summary of GPIO Implementation
GPIO
Type
Alternate
Function
(Note 1)
Power
Well
Notes
GPIO[0]
Input
Only
REQ[A]#
Core
GPIO_USE_SEL bit 0 enables REQ/GNT[A]# pair.
Input active status read from GPE1_STS register bit 0.
Input active high/low set through GPI_INV register bit 0.
GPIO[1]
Input
Only
REQ[B]# or
REQ[5]#
Core
GPIO_USE_SEL bit 1 enables REQ/GNT[B]# pair (See
note 4).
Input active status read from GPE1_STS register bit 1.
Input active high/low set through GPI_INV register bit 1.
GPIO[2]
N/A
N/A
N/A
Not implemented
GPIO[3:4]
Input
Only
PIRQ[E:H]#
Core
GPIO_USE_SEL bits [3:4] enable PIRQ[F:G]#.
Input active status read from GPE1_STS reg. bits [3:4].
Input active high/low set through GPI_INV reg. bit [3:4].
GPIO[5]
N/A
N/A
N/A
Not implemented
GPIO[6]
Input
Only
Unmuxed
Core
Input active status read from GPE1_STS register bit 6.
Input active high/low set through GPI_INV register bit 6.
GPIO[7]
Input
Only
Unmuxed
Core
Input active status read from GPE1_STS register bit 7.
Input active high/low set through GPI_INV register bit 7
GPIO[8]
Input
Only
Unmuxed
Resume
Input active status read from GPE1_STS register bit 8.
Input active high/low set through GPI_INV register bit 8.
GPIO[9:10]
N/A
N/A
N/A
Not implemented
GPIO[11]
Input
Only
SMBALERT#
Resume
GPIO_USE_SEL bit 11 enables SMBALERT#
Input active status read from GPE1_STS register bit 11.
Input active high/low set through GPI_INV register bit 11.
GPIO[12]
Input
Only
Unmuxed
Resume
Input active status read from GPE1_STS register bit 12.
Input active high/low set through GPI_INV register bit 12.
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82801FBM | Intel I/O Controller Hub 6 (ICH6) Family |
| 82801FR | Intel I/O Controller Hub 6 (ICH6) Family |
| 82801DB | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 82801AA | 82801AB (ICH0) I/O Controller Hub |
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82801FBM | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801FR | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801GBICH7 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GBMICH7-M | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GDHICH7DH | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
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