參數(shù)資料
型號(hào)： 97022-99
廠(chǎng)商： PEREGRINE SEMICONDUCTOR CORP
元件分類(lèi)： PLL合成/DDS/VCOs
英文描述： PLL FREQUENCY SYNTHESIZER, 300 MHz, UUC
封裝： DIE
文件頁(yè)數(shù)： 12/15頁(yè)
文件大小： 566K
代理商： 97022-99
Product Specification
PE97022
Page 6 of 15
2007-2010 Peregrine Semiconductor Corp. All rights reserved.
Document No. 70-0235-05
│ UltraCMOS RFIC Solutions
Table 6. AC Characteristics: VDD = 3.3 V, -40°C < TA < 85°C, unless otherwise specified
Note 1: Fclk is verified during the functional pattern test. Serial programming sections of the functional pattern are clocked at 10 MHz to verify Fclk
specification.
Note 2: CMOS logic levels can be used to drive reference input if DC coupled. Voltage input needs to be a minimum of 0.5Vp-p.
Note 3: Parameter is guaranteed through characterization only and is not tested.
Note 4: Parameters below are not tested for die sales. These parameters are verified during the element evaluation.
Symbol
Parameter
Conditions
Min
Typical
Max
Units
Control Interface and Latches (see Figures 4, 5, 6)
fClk
Serial data clock frequency
(Note 1)
10
MHz
tClkH
Serial clock HIGH time
30
ns
tClkL
Serial clock LOW time
30
ns
tDSU
Sdata set-up time after Sclk rising edge, D[7:0] set-up
time to M1_WR, M2_WR, A_WR, E_WR rising edge
10
ns
tDHLD
Sdata hold time after Sclk rising edge, D[7:0] hold
time to M1_WR, M2_WR, A_WR, E_WR rising edge
10
ns
tPW
S_WR, M1_WR, M2_WR, A_WR, E_WR pulse width
30
ns
tCWR
Sclk rising edge to S_WR rising edge. S_WR,
M1_WR, M2_WR, A_WR falling edge to Hop_WR
rising edge
30
ns
tCE
Sclk falling edge to E_WR transition
30
ns
tWRC
S_WR falling edge to Sclk rising edge. Hop_WR
falling edge to S_WR, M1_WR, M2_WR, A_WR rising
edge
30
ns
tEC
E_WR transition to Sclk rising edge
30
ns
tMDO
MSEL data out delay after Fin rising edge
CL = 12 pf
8
ns
Main Divider (Including Prescaler) (Note 4)
PFin
Input level range
External AC coupling
275 MHz
≤ Freq ≤ 3200MHz
-5
5
dBm
External AC coupling
3.2 GHz < Freq
≤ 3.5 GHz
3.15 V
≤ VDD ≤ 3.45 V
0
5
dBm
Main Divider (Prescaler Bypassed) (Note 4)
Fin
Operating frequency
50
300
MHz
PFin
Input level range
External AC coupling
-5
5
dBm
Reference Divider
fr
Operating frequency
(Note 3)
100
MHz
Pfr
Reference input power (Note 2)
Single-ended input
-2
10
dBm
Phase Detector
fc
Comparison frequency
(Note 3)
50
MHz
SSB Phase Noise (Fin = 1.9 GHz, fr = 20 MHz, fc = 20 MHz, LBW = 50 kHz, VDD = 3.3 V, Temp = 25° C) (Note 4)
ΦN
Phase Noise
100 Hz Offset
-89
dBc/Hz
ΦN
Phase Noise
1 kHz Offset
-95
dBc/Hz
ΦN
Phase Noise
10 kHz Offset
-102
dBc/Hz
SSB Phase Noise (Fin = 1.9 GHz, fr = 20 MHz, fc = 20 MHz, LBW = 50 kHz, VDD = 3.0 V, Temp = 25° C) (Note 4)
ΦN
Phase Noise
100 Hz Offset
-87
dBc/Hz
ΦN
Phase Noise
1 kHz Offset
-94
dBc/Hz
ΦN
Phase Noise
10 kHz Offset
-101
dBc/Hz
相關(guān)PDF資料
PDF描述
97022-01 PLL FREQUENCY SYNTHESIZER, 300 MHz, CQCC44
97042-01 PHASE LOCKED LOOP, CQCC44
97042-11 PHASE LOCKED LOOP, 300 MHz, CQCC44
97042-99 PHASE LOCKED LOOP, 300 MHz, UUC
97050-1020 PZA320, IC SOCKET
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
9702-2SL-1 制造商:Johanson Manufacturing 功能描述:VARIABLE CAPACITOR 制造商:Johanson 功能描述:9702-2SL-1
9702-2SL-1R3 制造商:Johanson Manufacturing 功能描述:VARIABLE CAPACITOR
97023 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:Fuse
970230321 功能描述:Hex Spacer Threaded M3x0.5 Steel 0.906" (23.00mm) 制造商:wurth electronics inc 系列:WA-SSTII 零件狀態(tài):新產(chǎn)品 類(lèi)型:六角襯墊 有絲/無(wú)絲:有螺紋 公母:母頭，母頭 螺釘，螺紋規(guī)格:M3x0.5 直徑 - 內(nèi)部:- 直徑 - 外部:0.217"（5.50mm） 六角形 板間高度:0.906"（23.00mm） 長(zhǎng)度 - 總:0.906"（23.00mm） 特性:表面貼裝型 材料:鋼 鍍層:鋅 顏色:- 重量:- 標(biāo)準(zhǔn)包裝:1,000
970230481 功能描述:Hex Spacer Threaded M4 Steel 0.906" (23.00mm) 制造商:wurth electronics inc 系列:WA-SSTII 零件狀態(tài):新產(chǎn)品 類(lèi)型:六角襯墊 有絲/無(wú)絲:有螺紋 公母:母頭，母頭 螺釘，螺紋規(guī)格:M4 直徑 - 內(nèi)部:- 直徑 - 外部:0.315"（8.00mm） 六角形 板間高度:0.906"（23.00mm） 長(zhǎng)度 - 總:0.906"（23.00mm） 特性:表面貼裝型 材料:鋼 鍍層:鋅 顏色:- 重量:- 標(biāo)準(zhǔn)包裝:500
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