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參數(shù)資料
型號(hào)： ADSP-21160NCBZ-100
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 10/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 400-PBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.90V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
ADSP-21160N
–18–
REV. 0
Clock Input
For Clock Input, see Table 5 and Figure 8.
Reset
For Reset, see Table 6 and Figure 9.
Table 5. Clock Input
Parameter
100 MHz
Unit
Min
Max
Timing Requirements
tCK
CLKIN Period
20
80
ns
tCKL
CLKIN Width Low
7.5
40
ns
tCKH
CLKIN Width High
7.5
40
ns
tCKRF
CLKIN Rise/Fall (0.4 V – 2.0 V)
3
ns
tCCLK
Core Clock Period
10
30
ns
Figure 8. Clock Input
CLKIN
tCKH
tCKL
tCK
Table 6. Reset
Parameter
Min
Max
Unit
Timing Requirements
tWRST
RESET Pulsewidth Low1
4tCK
ns
tSRST
RESET Setup Before CLKIN High2
8ns
1 Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 100 s while
RESET is
low, assuming stable VDD and CLKIN (not including start-up time of external clock oscillator).
2 Only required if multiple ADSP-21160Ns must come out of reset synchronous to CLKIN with program counters (PC) equal. Not required for multiple
ADSP-21160Ns communicating over the shared bus (through the external port), because the bus arbitration logic automatically synchronizes itself
after reset.
Figure 9. Reset
CLKIN
RESET
tWRST
tSRST
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PDF描述
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