Serial Ports For Serial Ports, see Table 21, Table 22, Table 23, Table 24, Table 25, Table 26, Table 27, Figure 24, and" />
參數(shù)資料
型號： ADSP-21160NCBZ-100
廠商： Analog Devices Inc
文件頁數(shù)： 30/48頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 400-PBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.90V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
ADSP-21160N
–36–
REV. 0
Serial Ports
determine whether communication is possible between two
devices at clock speed n, the following specifications must be
confirmed: 1) frame sync delay and frame sync setup and hold,
2) data delay and data setup and hold, and 3) SCLK width.
Table 21. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSE
TFS/RFS Setup Before TCLK/RCLK
1
3.5
ns
tHFSE
TFS/RFS Hold After TCLK/RCLK
4ns
tSDRE
Receive Data Setup Before RCLK
1.5
ns
tHDRE
Receive Data Hold After RCLK
6.5
ns
tSCLKW
TCLK/RCLK Width
8
ns
tSCLK
TCLK/RCLK Period
2tCCLK
ns
1 Referenced to sample edge.
Table 22. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSI
TFS Setup Before TCLK
1; RFS Setup Before RCLK1
8ns
tHFSI
TFS/RFS Hold After TCLK/RCLK
tCCLK/2 + 1
ns
tSDRI
Receive Data Setup Before RCLK
6.5
ns
tHDRI
Receive Data Hold After RCLK
3ns
1 Referenced to sample edge.
Table 23. Serial Ports—External or Internal Clock
Parameter
Min
Max
Unit
Switching Characteristics
tDFSE
RFS Delay After RCLK (Internally Generated RFS)
1
13
ns
tHOFSE
RFS Hold After RCLK (Internally Generated RFS)
3ns
1 Referenced to drive edge.
Table 24. Serial Ports—External Clock
Parameter
Min
Max
Unit
Switching Characteristics
tDFSE
TFS Delay After TCLK (Internally Generated TFS)
1
13
ns
tHOFSE
TFS Hold After TCLK (Internally Generated TFS)
3ns
tDDTE
Transmit Data Delay After TCLK
16
ns
tHDTE
Transmit Data Hold After TCLK
0ns
1 Referenced to drive edge.
Table 25. Serial Ports—Enable and Three-State
Parameter
Min
Max
Unit
Switching Characteristics
tDDTEN
Data Enable from External TCLK
1
4ns
tDDTTE
Data Disable from External TCLK
10
ns
tDDTIN
Data Enable from Internal TCLK
0ns
tDDTTI
Data Disable from Internal TCLK
3ns
1 Referenced to drive edge.
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PDF描述
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參數(shù)描述
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