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參數資料
| 型號： | ADSP-21160NCBZ-100 |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 28/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 400-PBGA |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 100MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.90V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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ADSP-21160N
–34–
REV. 0
Link Ports —Receive, Transmit
For Link Ports, see Table 19, Table 20, Figure 22, and
Figure 23. Calculation of link receiver data setup and hold,
relative to link clock, is required to determine the maximum
allowable skew that can be introduced in the transmission path,
between LDATA and LCLK. Setup skew is the maximum delay
that can be introduced in LDATA, relative to LCLK (setup
skew = tLCLKTWH minimum – tDLDCH –tSLDCL). Hold skew is the
maximum delay that can be introduced in LCLK, relative to
LDATA (hold skew = tLCLKTWL minimum + tHLDCH –tHLDCL). Cal-
culations made directly from speed specifications result in
unrealistically small skew times, because they include multiple
tester guardbands.
Note that there is a two-cycle effect latency between the link port
enable instruction and the DSP enabling the link port.
Table 19. Link Ports—Receive
Parameter
Min
Max
Unit
Timing Requirements
tSLDCL
Data Setup Before LCLK Low
2.5
ns
tHLDCL
Data Hold After LCLK Low
3
ns
tLCLKIW
LCLK Period
tLCLK
ns
tLCLKRWL
LCLK Width Low
4
ns
tLCLKRWH
LCLK Width High
4
ns
Switching Characteristics
tDLALC
LACK Low Delay After LCLK High
1
917
ns
1 LACK goes low with tDLALC relative to rise of LCLK after first nibble, but does not go low if the receiver’s link buffer is not about to fill.
Table 20. Link Ports—Transmit
Parameter
Min
Max
Unit
Timing Requirements
tSLACH
LACK Setup Before LCLK High
14
ns
tHLACH
LACK Hold After LCLK High
–2
ns
Switching Characteristics
tDLDCH
Data Delay After LCLK High
4
ns
tHLDCH
Data Hold After LCLK High
–2
ns
tLCLKTWL
LCLK Width Low
0.5tLCLK –.5
0.5tLCLK+.5
ns
tLCLKTWH
LCLK Width High
0.5tLCLK –.5
0.5tLCLK+.5
ns
tDLACLK
LCLK Low Delay After LACK High
0.5tLCLK+4
3/2tLCLK+11
ns
Figure 22. Link Ports—Receive
LCLK
LDAT(7:0)
LACK (OUT)
RECEIVE
IN
tSLDCL
tHLDCL
tLCLKRWH
tDLALC
tLCLKRWL
tLCLKIW
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PDF描述 |
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