參數(shù)資料
型號： AM79C961AKIW
廠商： ADVANCED MICRO DEVICES INC
元件分類： 微控制器/微處理器
英文描述： PCnet⑩-ISA II Jumperless, Full Duplex Single-Chip Ethernet Controller for ISA
中文描述： 2 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP132
封裝： PLASTIC, QFP-132
文件頁數(shù)： 111/206頁
文件大?。?/td> 1507K
代理商： AM79C961AKIW
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Am79C961A
111
The DMABAT register is unde-
fined until written.
When the Bus Activity Timer
register (CSR82: DMABAT) is
enabled, the PCnet-ISA II con-
troller will relinquish the bus
when either the time specified in
DMABAT has elapsed or the
number of transfers specified in
DMABR have occurred or no
more pending operation left to
be performed. When ENTST
(CSR4.15) is asserted, all writes
to this register will automatically
perform a decrement cycle.
Read/write
accessible
when STOP or SPND bits are
set.
only
CSR84-85: DMA Address
Bit
Name
Description
31-0
DMABA
DMA Address Register.
This register contains the address
of system memory for the current
DMA cycle. The Bus Interface
Unit controls the Address Register
by issuing increment commands
to increment the memory address
for sequential operations. The
DMABA register is undefined until
the first PCnet-ISA II controller
DMA operation.
This register has meaning only if
the PCnet-ISA II controller is in
Bus Master Mode.
Read/write
accessible
when STOP or SPND bits are
set.
only
CSR86: Buffer Byte Counter
Bit
Name
Description
15-12
RES
Reserved, Read and written with
ones.
DMA Byte Count Register.
Contains the Two
’
s comple-
ment of the current size of the
remaining transmit or receive
buffer in bytes. This register is
incriminated by the Bus Inter-
face Unit. The DMABC register
is undefined until written.
Read/write
accessible
when STOP or SPND bits are
set.
11-0
DMABC
only
CSR88-89: Chip ID
Bit
Name
Description
31-28
Version. This 4-bit pattern is
silicon revision dependent.
Part Number. The 16-bit code
for the PCnet-ISA II controller is
0010001001100001b (2261h).
Manufacturer ID. The 11-bit
manufacturer code for AMD is
00000000001b. This code is per
the JEDEC Publication 106-A.
Always a logic 1.
This register is exactly the same
as the Chip ID register in the
JTAG description.
This register is readable only
when STOP or SPND bits are
set.
27-12
11-1
0
CSR92: Ring Length Conversion
Bit
Name
Description
15-0
RCON
Ring Length Conversion Regis-
ter. This register performs a
ring length conversion from an
encoded value as found in the
initialization block to a Two
’
s
complement value used for
internal counting. By writing
bits 15
–
12 with an encoded
ring length, a Two
’
s comple-
mented value is read. The
RCON register is undefined
until written.
Read/write
accessible
when STOP or SPND bits are
set.
only
CSR94: Transmit Time Domain Reflectometry
Count
Bit
Name
Description
15-10
RES
Reserved locations. Read and
written as zero.
Time
Domain
reflects the state of an internal
counter that counts from the
start of transmission to the
occurrence of loss of carrier.
TDR is incriminated at a rate of
10 MHz.
Read accessible only when
STOP or SPND bits are set.
Write operations are ignored.
XMTTDR is cleared by RESET.
9-0
XMTTDR
Reflectometry
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PDF描述
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