A
參數(shù)資料
型號： AT89LP52-20AU
廠商： Atmel
文件頁數(shù)： 5/117頁
文件大?。?/td> 0K
描述： IC MCU 8051 8K FLASH SPI 44TQFP
標準包裝： 160
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 20MHz
連通性： EBI/EMI，I²C，SPI，UART/USART
外圍設備： 欠壓檢測/復位，POR，PWM，WDT
輸入/輸出數(shù)： 36
程序存儲器容量： 8KB（8K x 8）
程序存儲器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 托盤
102
3709D–MICRO–12/11
AT89LP51/52
18.6
External Memory Characteristics
The values shown in this table are valid for T
A = -40°C to 85°C and VDD = 2.4 to 5.5V, unless otherwise noted. Under oper-
ating conditions, load capacitance for Port 0, ALE and PSEN = 100 pF; load capacitance for all other outputs = 80 pF.
Parameters refer to Figure 18-14, Figure 18-15 and Figure 18-16.
Notes:1. Compatibility Mode timing for MOVX also applies to Fast Mode during exeternal execution of MOVX.
2. This assumes 50% clock duty cycle. The half period depends on the clock high value t
CHCX (high duty cycle).
3. This assumes 50% clock duty cycle. The half period depends on the clock low value t
CLCX (low duty cycle).
4. In some cases parameter tLHLL may have a minimum of 0.5tCLCL during Fast mode external execution with DISALE = 0.
5. The strobe pulse width may be lengthened by 1, 2 or 3 additional t
CLCL using wait states.
6. tCLCL is the internal system clock period. By default in Compatibility Mode, tCLCL = 2 tOSC
Table 18-4.
External Program and Data Memory Characteristics
Symbol
Parameter
Compatibility Mode(1)
Fast Mode(1)
Units
Min
Max
Min
Max
1/t
CLCL
System Frequency
0
24024
MHz
t
LHLL
ALE Pulse Width
t
CLCL - 10
t
CLCL - 10
ns
t
AVLL
Address Valid to ALE Low
0.5t
CLCL - 20
0.5t
CLCL - 20
ns
t
LLAX
Address Hold after ALE Low
0.5t
CLCL - 20
0.5t
CLCL - 20
ns
t
LLIV
ALE Low to Valid Instruction In
2t
CLCL - 30
2t
CLCL - 30
ns
t
LLPL
ALE Low to PSEN Low
0.5t
CLCL - 20
0.5t
CLCL - 20
ns
t
PLPH
PSEN Pulse WIdth
1.5t
CLCL - 10
1.5t
CLCL - 10
ns
t
PLIV
PSEN Low to Valid Instruction In
1.5t
CLCL - 30
1.5t
CLCL - 30
ns
t
PXIX
Input Instruction Hold after PSEN
00
ns
t
PXIZ
Input Instruction Float after PSEN
0.5t
CLCL - 20
0.5t
CLCL - 20
ns
t
PXAV
PSEN to Address Valid
0.5t
CLCL - 20
0.5t
CLCL - 20
ns
t
AVIV
Address to Valid Instruction In
2.5t
CLCL - 30
2.5t
CLCL - 30
ns
t
PLAZ
PSEN Low to Address Float10
10
ns
t
RLRH
RD Pulse Width
3t
CLCL - 10
t
CLCL - 10
ns
t
WLWH
WR Pulse Width(5)
3t
CLCL - 10
t
CLCL - 10
ns
t
RLDV
RD Low to Valid Data In
2.5t
CLCL - 30
t
CLCL - 30
ns
t
RHDX
Data Hold after RD
00
ns
t
RHDZ
Data Float after RD
t
CLCL - 20
t
CLCL - 20
ns
t
LLDV
ALE Low to Valid Data In
4t
CLCL - 30
2t
CLCL - 30
ns
t
AVDV
Address to Valid Data In
4.5t
CLCL - 30
2.5t
CLCL - 30
ns
t
LLWL
ALE Low to RD or WR Low
1.5t
CLCL - 20
1.5t
CLCL + 20
t
CLCL - 20
t
CLCL + 20
ns
t
AVWL
Address to RD or WR Low
2t
CLCL - 20
1.5t
CLCL - 20
ns
t
QVWX
Data Valid to WR Transition
1t
CLCL - 20
0.5t
CLCL - 20
ns
t
QVWH
Data Valid to WR High
4t
CLCL - 20
1.5t
CLCL - 20
ns
t
WHQX
Data Hold after WR
1t
CLCL - 20
0.5t
CLCL - 20
ns
t
RLAZ
RD Low to Address Float-1t
CLCL + 20
-0.5t
CLCL + 20
ns
t
WHAX
Address Hold after RD or WR High
1t
CLCL - 20
0.5t
CLCL - 20
ns
t
WHLH
RD or WR High to ALE High
0.5t
CLCL - 20
0.5t
CLCL + 20
t
CLCL - 20
ns
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