參數(shù)資料
型號： AT89LP52-20AU
廠商： Atmel
文件頁數(shù)： 94/117頁
文件大?。?/td> 0K
描述： IC MCU 8051 8K FLASH SPI 44TQFP
標(biāo)準(zhǔn)包裝： 160
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 20MHz
連通性： EBI/EMI，I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 36
程序存儲器容量： 8KB（8K x 8）
程序存儲器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 托盤
78
3709D–MICRO–12/11
AT89LP51/52
Notes:
1. A clock cycle is one period of the output of the system clock divider. For Fast mode the divider
defaults to 1, so the clock cycle equals the oscillator period. For Compatibility mode the divider
defaults to 2, so the clock cycle is twice the oscillator period, or conversely the clock count is
half the number of oscillator periods.
2. This escaped instruction is an extension to the instruction set.
3. This is the minimum time for MOVX with no wait states. In Compatibility mode an additional 24
clocks are added for the wait state. In Fast mode, 1 clock is added for each wait state (0–3).
ORL C, bit
2
12
2
72
ORL C, /bit
2
12
2
A0
MOV C, bit
2
6
2
A2
MOV bit, C
2
12
2
92
Branching
Bytes
Clock Cycles
Hex Code
Compatibility
Fast
JC rel
2
12
3
40
JNC rel
2
12
3
50
JB bit, rel
3
12
4
20
JNB bit, rel
3
12
4
30
JBC bit, rel
3
12
4
10
JZ rel
2
12
3
60
JNZ rel
2
12
3
70
SJMP rel
2
12
3
80
ACALL addr11
2
12
3
11,31,51,71,91,
B1,D1,F1
LCALL addr16
3
12
4
12
RET
1
12
4
22
RETI
1
12
4
32
AJMP addr11
2
12
3
01,21,41,61,81,
A1,C1,E1
LJMP addr16
3
12
4
02
JMP @A+DPTR
1
12
2
73
JMP @A+PC(2)
212
3
A5 73
CJNE A, direct, rel
3
12
4
B5
CJNE A, #data, rel
3
12
4
B4
CJNE Rn, #data, rel
3
12
4
B8-BF
CJNE @Ri, #data, rel
3
12
4
B6-B7
CJNE A, @R0, rel
318
4A5 B6
CJNE A, @R1, rel(2)
318
4A5 B7
DJNZ Rn, rel
2
12
3
D8-DF
DJNZ direct, rel
3
12
4
D5
NOP
1
6
1
00
Table 16-1.
Instruction Execution Times and Exceptions
(1) (Continued)
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PDF描述
AT89LP52-20PU IC MCU 8051 8K FLASH SPI 40PDIP
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516-230-156 CONN COVER PLASTIC 56POS SIDE
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參數(shù)描述
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