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參數(shù)資料
| 型號： | AT89LP52-20PU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 36/117頁 |
| 文件大小： | 0K |
| 描述： | IC MCU 8051 8K FLASH SPI 40PDIP |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | 89LP |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | EBI/EMI，I²C，SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 36 |
| 程序存儲器容量： | 8KB（8K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 256 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 40-DIP（0.600"，15.24mm） |
| 包裝： | 管件 |
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25
3709D–MICRO–12/11
AT89LP51/52
5.
Enhanced CPU
The AT89LP51/52 uses an enhanced 8051 CPU that runs at 6 to 12 times the speed of standard
8051 devices (or 3 to 6 times the speed of X2 8051 devices). The increase in performance is
due to two factors. First, the CPU fetches one instruction byte from the code memory every clock
cycle. Second, the CPU uses a simple two-stage pipeline to fetch and execute instructions in
parallel. This basic pipelining concept allows the CPU to obtain up to 1 MIPS per MHz. The
AT89LP51/52 also has a Compatibility mode that preserves the 12-clock machine cycle of stan-
dard 8051s like the AT89S51/52.
5.1
Fast Mode
Fast (Single-Cycle) mode must be enabled by clearing the Compatibility User Fuse. (See “User
Configuration Fuses” on page 86.) In this mode one instruction byte is fetched every system
clock cycle. The 8051 instruction set allows for instructions of variable length from 1 to 3 bytes.
In a single-clock-per-byte-fetch system this means each instruction takes at least as many
clocks as it has bytes to execute. The majority of instructions in the AT89LP51/52 follow this
rule: the instruction execution time in system clock cycles equals the number of bytes per
instruction, with a few exceptions. Branches and Calls require an additional cycle to compute the
target address and some other complex instructions require multiple cycles. See “Instruction Set
Summary” on page 75. for more detailed information on individual instructions.
Example of Fast mode instructions are shown in Figure 5-1. Note that Fast mode instructions
take three times as long to execute if they are fetched from external program memory.
Figure 5-1.
Instruction Execution Sequences in Fast Mode
READ NEXT
OPCODE
(A) 1-byte, 1-cycle instruction, e.g. INC A
S1
(B) 2-byte, 2-cycle instruction, e.g. ADD A, #data
S1
S2
READ NEXT OPCODE
READ OPERAND
(C) 1-byte, 2-cycle instruction, e.g. INC DPTR
S1
S2
READ NEXT OPCODE
(D) MOVX (1-byte, 4-cycle)
S1
S2
S3
S4
ADDR
DATA
ACCESS EXTERNAL
MEMORY
CLK
READ NEXT
OPCODE
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