參數(shù)資料
型號： AT89LP52-20PU
廠商： Atmel
文件頁數(shù)： 56/117頁
文件大?。?/td> 0K
描述： IC MCU 8051 8K FLASH SPI 40PDIP
標(biāo)準(zhǔn)包裝： 10
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 20MHz
連通性： EBI/EMI，I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 36
程序存儲(chǔ)器容量： 8KB（8K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 40-DIP（0.600"，15.24mm）
包裝： 管件
43
3709D–MICRO–12/11
AT89LP51/52
Figure 10-1. Quasi-bidirectional Output
Figure 10-2. Input Only
Figure 10-3. Input Circuit for P3.2, P3.3, P4.6 and P4.7
10.1.3
Open-drain Output
The open-drain output configuration turns off all pull-ups and only drives the pull-down transistor
of the port pin when the port latch contains a logic “0”. To be used as a logic output, a port con-
figured in this manner must have an external pull-up, typically a resistor tied to V
DD. The pull-
down for this mode is the same as for the quasi-bidirectional mode. The open-drain port configu-
ration is shown in Figure 10-4. The input circuitry of P3.2, P3.3, P4.6 and P4.7 is not disabled
during Power-down (see Figure 10-3) and therefore these pins should not be left floating during
Power-down when configured in this mode.
Figure 10-4. Open-Drain Output
1 Clock Delay
(D Flip-Flop)
Strong
Very
Weak
Port
Pin
VCC
From Port
Register
Input
Data
PWD
Port
Pin
Input
Data
PWD
Port
Pin
Input
Data
Port
Pin
From Port
Register
Input
Data
PWD
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PDF描述
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