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參數(shù)資料
| 型號(hào)： | DAC1208D650HN |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | DAC |
| 英文描述： | Dual 12-bit DAC; up to 650 Msps; 2×, 4× or 8× interpolating |
| 中文描述： | 12-BIT DAC, PQCC64 |
| 封裝： | 9 X 9 MM, 0.85 MM HEIGHT, PLASTIC, SOT804-3, VQFN-64 |
| 文件頁數(shù)： | 95/98頁 |
| 文件大?。?/td> | 557K |
| 代理商： | DAC1208D650HN |
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DAC1208D650
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NXP B.V. 2010. All rights reserved.
Product data sheet
Rev. 2 — 14 December 2010
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continued >>
NXP Semiconductors
DAC1208D650
2
×
, 4
×
or 8
×
interpolating DAC with JESD204A interface
bit description . . . . . . . . . . . . . . . . . . . . . . . . .50
Table 59. Page 2 register allocation map . . . . . . . . . . . .51
Table 60. MAINCONTROL register (address 00h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .52
Table 61. JCLK_CNTRL register (address 03h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .52
Table 62. RST_EXT_FCLK register (address 04h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 63. RST_EXT_DCLK register (address 05h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 64. DCSMU_PREDIVCNT register (address 06h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 65. PLL_CHARGETIME register (address 07h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 66. PLL_RUN_IN_TIME register (address 08h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 67. CA_RUN_IN_TIME register (address 09h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 68. SET_VCM_VOLTAGE register (address 16h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 69. SET_SYNC register (address 17h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 70. TYPE_ID register (address 1Bh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 71. DAC_VERSION register (address 1Ch)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 72. DIG_VERSION register (address 1Dh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 73. JRX_ANA_VERSION register (address 1Eh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 74. PAGE_ADDRESS register (address 1Fh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 75. Lane common-mode voltage adjustment . . . . .55
Table 76. SYNC common-mode voltage adjustment . . . .55
Table 77. SYNC swing voltage adjustment . . . . . . . . . . .55
Table 78. Page 4 register allocation map . . . . . . . . . . . .56
Table 79. SR_DLP_0 register (address 00h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .58
Table 80. SR_DLP_1 register (address 01h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .58
Table 81. FORCE_LOCK register (address 02h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .58
Table 82. MAN_LOCK_LN_1_0 register (address 03h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .59
Table 83. MAN_LOCK_2_0 register (address 04h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .59
Table 84. CA_CNTRL register (address 05h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .59
Table 85. SCR_CNTRL register (address 06h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .60
Table 86. ILA_CNTRL register (address 07h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 87. FORCE_ALIGN register (address 08h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 88. MAN_ALIGN_LN_0_1 register (address 09h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 89. MAN_ALIGN_LN_2_3 register (address 0Ah)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 90. FA_ERR_HANDLING register (address 0Bh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 91. SYNCOUT_MODE register (address 0Ch)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 92. LANE_POLARITY register (address 0Dh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 93. LANE_SELECT register (address 0Eh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 94. SOFT_RESET_SCRAMBLER register
(address 10h) bit description . . . . . . . . . . . . . . 64
Table 95. INIT_SCR_S15T8_LN0 register
(address 11h) bit description . . . . . . . . . . . . . . 64
Table 96. INIT_SCR_S7T1_LN0 (address 12h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 97. INIT_SCR_S15T8_LN1 register (address 13h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 98. INIT_SCR_S7T1_LN1 register (address 14h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 99. INIT_SCR_S15T8_LN2 register (address 15h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 100. INIT_SCR_S7T1_LN2 register (address 16h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 101. INIT_SCR_S15T8_LN3 register (address 17h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 102. INIT_SCR_S7T1_LN3 register (address 18h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 103. INIT_ILA_BUFPTR_LN01 register (address 19h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 104. INIT_ILA_BUFPTR_LN23 register (address 1Ah)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 105. ERROR_HANDLING register (address 1Bh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 106. REINIT_CNTRL register (address 1Ch)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 107. PAGE_ADDRESS register (address 1Fh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 108. Page 5 register allocation map . . . . . . . . . . . . 68
Table 109. ILA_MON_1_0 register (address 00h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 110. ILA_MON_3_2 register (address 01h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 111. ILA_BUF_ERR register (address 02h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 112. CA_MON register (address 03h)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DAC1208D650HN | Dual 12-bit DAC; up to 650 Msps; 2×, 4× or 8× interpolating |
| DAC1208D750HN | Dual 12-bit DAC; up to 750 Msps; 2×, 4× or 8× interpolating |
| DAC1208D750HN | Dual 12-bit DAC; up to 750 Msps; 2×, 4× or 8× interpolating |
| DL-5538S-C550-SB | 1270 nm ~ 1610 nm DFB LD MODULES 2.5 Gbps CWDM MQW-DFB LD RECEPTACLE |
| DL-5538S-C450-FB | 1270 nm ~ 1610 nm DFB LD MODULES 2.5 Gbps CWDM MQW-DFB LD RECEPTACLE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DAC1208D650HN/C1,5 | 功能描述:數(shù)模轉(zhuǎn)換器- DAC DL 12BIT DAC 650MSPS 2X 4X OR 8X INT RoHS:否 制造商:Texas Instruments 轉(zhuǎn)換器數(shù)量:1 DAC 輸出端數(shù)量:1 轉(zhuǎn)換速率:2 MSPs 分辨率:16 bit 接口類型:QSPI, SPI, Serial (3-Wire, Microwire) 穩(wěn)定時(shí)間:1 us 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:SOIC-14 封裝:Tube |
| DAC1208D650HN-C1 | 制造商:Integrated Device Technology Inc 功能描述:HVQFN64 - Bulk |
| DAC1208D650HN-C18 | 制造商:Integrated Device Technology Inc 功能描述:HVQFN64 - Tape and Reel |
| DAC1208D650W1/DB,598 | 功能描述:數(shù)據(jù)轉(zhuǎn)換 IC 開發(fā)工具 DAC DEMOBOARD RoHS:否 制造商:Texas Instruments 產(chǎn)品:Demonstration Kits 類型:ADC 工具用于評(píng)估:ADS130E08 接口類型:SPI 工作電源電壓:- 6 V to + 6 V |
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