參數(shù)資料
型號(hào)： DSP56303VF100B1
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 26/108頁(yè)
文件大小： 0K
描述： IC DSP 24BIT 100MHZ 196-BGA
標(biāo)準(zhǔn)包裝： 630
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 100MHz
非易失內(nèi)存： ROM（576 B）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 196-LBGA
供應(yīng)商設(shè)備封裝： 196-MAPBGA（15x15）
包裝： 托盤
DSP56303 Technical Data, Rev. 11
2-4
Freescale Semiconductor
Specifications
2.5.2
External Clock Operation
The DSP56303 system clock is derived from the on-chip oscillator or is externally supplied. To use the on-chip
oscillator, connect a crystal and associated resistor/capacitor components to EXTAL and XTAL; examples are
shown in Figure 2-1.
If an externally-supplied square wave voltage source is used, disable the internal oscillator circuit during bootup by
setting XTLD (PCTL Register bit 16 = 1—see the DSP56303 User’s Manual). The external square wave source
connects to EXTAL; XTAL is not physically connected to the board or socket. Figure 2-2 shows the relationship
between the EXTAL input and the internal clock and CLKOUT.
Internal clock and CLKOUT cycle time with
PLL disabled
TC
—2
× ETC
—
Instruction cycle time
ICYC
—TC
—
Notes:
1.
DF = Division Factor; Ef = External frequency; ETC = External clock cycle; MF = Multiplication Factor;
PDF = Predivision Factor; TC = internal clock cycle
2.
See the PLL and Clock Generation section in the
DSP56300 Family Manual for a detailed discussion of the PLL.
Figure 2-1.
Crystal Oscillator Circuits
Figure 2-2.
External Clock Timing
Table 2-4.
Internal Clocks, CLKOUT (Continued)
Characteristics
Symbol
Expression1, 2
Min
Typ
Max
Suggested Component Values:
fOSC = 4 MHz
R = 680 k
± 10%
C = 56 pF
± 20%
Calculations were done for a 4/20 MHz crystal
with the following parameters:
CLof 30/20 pF,
C0 of 7/6 pF,
series resistance of 100/20
, and
drive level of 2 mW.
XTAL1
C
R
Fundamental Frequency
Crystal Oscillator
XTAL
EXTAL
fOSC = 20 MHz
R = 680 k
± 10%
C = 22 pF
± 20%
Note: Make sure that in
the PCTL Register:
XTLD (bit 16) = 0
If fOSC > 200 kHz,
XTLR (bit 15) = 0
EXTAL
VILX
VIHX
Midpoint
Note:
The midpoint is
0.5 (VIHX + VILX).
ETH
ETL
ETC
CLKOUT with
PLL disabled
CLKOUT with
PLL enabled
7
5
7
6b
5
3
4
2
6a
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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DSP56304GC66 制造商:未知廠家 制造商全稱:未知廠家 功能描述:24-Bit Digital Signal Processor
DSP56304GC80 制造商:未知廠家 制造商全稱:未知廠家 功能描述:24-Bit Digital Signal Processor
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