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參數(shù)資料
| 型號(hào)： | DSP56852VFE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 28/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 16BIT 120MHZ 81-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 348 |
| 系列： | 568xx |
| 核心處理器： | 56800E |
| 芯體尺寸： | 16-位 |
| 速度： | 120MHz |
| 連通性： | EBI/EMI，SCI，SPI，SSI |
| 外圍設(shè)備： | POR，WDT |
| 輸入/輸出數(shù)： | 11 |
| 程序存儲(chǔ)器容量： | 12KB（6K x 16） |
| 程序存儲(chǔ)器類型： | SRAM |
| RAM 容量： | 4K x 16 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 3.3 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 81-LFBGA |
| 包裝： | 托盤 |
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56852 Technical Data, Rev. 8
34
Freescale Semiconductor
Figure 4-22 Master Mode Timing Diagram
2. Max clock frequency is IP_clk/4 = 60MHz / 4 = 15MHz for a 120MHz part.
3. All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in SCSR)
and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the frame sync has
been inverted, all the timings remain valid by inverting the clock signal STCK/SRCK and/or the frame sync STFS/SRFS in the
tables and in the figures.
4. bl = bit length; wl = word length
tTHM
tTSM
tHM
tSM
tRFSWLM
tRFSWHM
tRFBLM
tRFSBHM
tTXHIM
tTXNVM
tTXVM
tTXEM
tTFSWLM
tTFSWHM
tTFSBLM
tTFSBHM
tSCKL
tSCKW
tSCKH
First Bit
Last Bit
STCK output
STFS (bl) output
STFS (wl) output
STXD
SRCK output
SRFS (bl) output
SRFS (wl) output
SRXD
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| DSP56853PB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:56853 Digital Signal Processor Product Brief |
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