Table 4-14 JTAG " />
參數(shù)資料
型號(hào)： DSP56852VFE
廠商： Freescale Semiconductor
文件頁數(shù)： 32/48頁
文件大?。?/td> 0K
描述： IC DSP 16BIT 120MHZ 81-MAPBGA
標(biāo)準(zhǔn)包裝： 348
系列： 568xx
核心處理器： 56800E
芯體尺寸： 16-位
速度： 120MHz
連通性： EBI/EMI，SCI，SPI，SSI
外圍設(shè)備： POR，WDT
輸入/輸出數(shù)： 11
程序存儲(chǔ)器容量： 12KB（6K x 16）
程序存儲(chǔ)器類型： SRAM
RAM 容量： 4K x 16
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.3 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 81-LFBGA
包裝： 托盤
56852 Technical Data, Rev. 8
38
Freescale Semiconductor
4.12 JTAG Timing
Figure 4-27 Test Clock Input Timing Diagram
Table 4-14 JTAG Timing1, 3
Operating Conditions: VSS = VSSIO = VSSA = 0V, VDD = 1.62-1.98V, VDDIO = VDDA = 3.0–3.6V, TA = –40° to +120°C, CL ≤ 50pF, fop = 120MHz
1. Timing is both wait state and frequency dependent. For the values listed, T = clock cycle. For120MHz
operation, T = 8.33 ns
Characteristic
Symbol
Min
Max
Unit
TCK frequency of operation2
2. TCK frequency of operation must be less than 1/4 the processor rate.
3. Parameters listed are guaranteed by design.
fOP
DC
30
MHz
TCK cycle time
tCY
33.3
—
ns
TCK clock pulse width
tPW
16.6
—
ns
TMS, TDI data setup time
tDS
3
—
ns
TMS, TDI data hold time
tDH
3
—
ns
TCK low to TDO data valid
tDV
—
12
ns
TCK low to TDO tri-state
tTS
—
10
ns
TRST assertion time
tTRST
35
—
ns
DE assertion time
tDE
4T
—
ns
TCK
(Input)
VM
VIL
VM = VIL + (VIH – VIL)/2
VM
VIH
tPW
tCY
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