參數(shù)資料
型號： EP4CGX110DF31I7N
廠商： Altera
文件頁數(shù)： 25/42頁
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描述： IC CYCLONE IV FPGA 110K 896FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
Cyclone IV FPGA Family Overview
特色產(chǎn)品： Cyclone? IV FPGAs
標準包裝： 27
系列： CYCLONE® IV GX
LAB/CLB數(shù)： 6839
邏輯元件/單元數(shù)： 109424
RAM 位總計： 5621760
輸入/輸出數(shù)： 475
電源電壓： 1.16 V ~ 1.24 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 896-BBGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
Chapter 1: Cyclone IV Device Datasheet
1–31
Switching Characteristics
December 2013
Altera Corporation
Table 1–34. True LVDS Transmitter Timing Specifications for Cyclone IV Devices (1), (3)
Symbol
Modes
C6
C7, I7
C8, A7
C8L, I8L
C9L
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
fHSCLK (input
clock
frequency)
×10
5
420
5
370
5
320
5
320
5
250
MHz
×8
5
420
5
370
5
320
5
320
5
250
MHz
×7
5
420
5
370
5
320
5
320
5
250
MHz
×4
5
420
5
370
5
320
5
320
5
250
MHz
×2
5
420
5
370
5
320
5
320
5
250
MHz
×1
5
420
5
402.5
5
402.5
5
362
5
265
MHz
HSIODR
×10
100
840
100
740
100
640
100
640
100
500
Mbps
×8
80
840
80
740
80
640
80
640
80
500
Mbps
×7
70
840
70
740
70
640
70
640
70
500
Mbps
×4
40
840
40
740
40
640
40
640
40
500
Mbps
×2
20
840
20
740
20
640
20
640
20
500
Mbps
×1
10
420
10
402.5
10
402.5
10
362
10
265
Mbps
tDUTY
—
4555
455545
55455545
55
%
TCCS
—
200
—
200
—
200
—
200
—
200
ps
Output jitter
(peak to peak)
—
500
—
500
—
550
—
600
—
700
ps
tLOCK (2)
—
—1—1
—1
ms
Notes to Table 1–34:
(1) Cyclone IV E—true LVDS transmitter is only supported at the output pin of Row I/O Banks 1, 2, 5, and 6.
Cyclone IV GX—true LVDS transmitter is only supported at the output pin of Row I/O Banks 5 and 6.
(2) tLOCK is the time required for the PLL to lock from the end-of-device configuration.
(3) Cyclone IV E 1.0 V core voltage devices only support C8L, C9L, and I8L speed grades. Cyclone IV E 1.2 V core voltage devices only support
C6, C7, C8, I7, and A7 speed grades. Cyclone IV GX devices only support C6, C7, C8, and I7 speed grades.
Table 1–35. Emulated LVDS Transmitter Timing Specifications for Cyclone IV Devices (1), (3) (Part 1 of 2)
Symbol
Modes
C6
C7, I7
C8, A7
C8L, I8L
C9L
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
fHSCLK (input
clock
frequency)
×10
5
320
5
320
5
275
5
275
5
250
MHz
×8
5
320
5
320
5
275
5
275
5
250
MHz
×7
5
320
5
320
5
275
5
275
5
250
MHz
×4
5
320
5
320
5
275
5
275
5
250
MHz
×2
5
320
5
320
5
275
5
275
5
250
MHz
×1
5
402.5
5
402.5
5
402.5
5
362
5
265
MHz
HSIODR
×10
100
640
100
640
100
550
100
550
100
500
Mbps
×8
80
640
80
640
80
550
80
550
80
500
Mbps
×7
70
640
70
640
70
550
70
550
70
500
Mbps
×4
40
640
40
640
40
550
40
550
40
500
Mbps
×2
20
640
20
640
20
550
20
550
20
500
Mbps
×1
10
402.5
10
402.5
10
402.5
10
362
10
265
Mbps
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