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參數(shù)資料
| 型號(hào)： | HM5425161BTT-10 |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank |
| 中文描述： | 16M X 16 DDR DRAM, 0.8 ns, PDSO66 |
| 封裝： | 0.400 INCH, PLASTIC, TSOP2-66 |
| 文件頁(yè)數(shù)： | 32/65頁(yè) |
| 文件大?。?/td> | 489K |
| 代理商： | HM5425161BTT-10 |
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HM5425161B, HM5425801B, HM5425401B Series
Data Sheet E0086H20
32
A Write command to the consecutive Write command Interval:
Destination row of the
consecutive write command
Bank
address
Row
address
State
Operation
1. Same
Same
ACTIVE
The consecutive write can be performed after an interval of no less
than 1 cycle to interrupt the preceding write operation.
2. Same
Different
—
Precharge the bank to interrupt the preceding write operation. t
after
the precharge command, issue the ACTV command. t
after the
ACTV command, the consecutive write command can be issued. See
‘
A write command to the consecutive precharge interval
’
section.
3. Different
Any
ACTIVE
The consecutive write can be performed after an interval of no less
than 1 cycle to interrupt the preceding write operation.
IDLE
Precharge the bank without interrupting the preceding write operation.
t
after the precharge command, issue the ACTV command. t
after
the ACTV command, the consecutive write command can be issued.
WRITE to WRITE Command Interval (same ROW address in the same bank)
A0
A1
B0
B1
B2
B3
CLK
CLK
Address
BA
Din
Command
t1
t0
t2
t3
t4
t5
t6
t7
t8
Bank0
Active
Burst length = 4
Bank0
NOP
DQS,
DQSU/DQSL
ACTV
NOP
WRIT
Row
Column A
WRIT
Column B
Column = A
Write
Column = B
Write
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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